【技术实现步骤摘要】
本专利技术涉及半导体装置及其制造方法。
技术介绍
在功率用MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor :金属氧化物半导体场效应晶体管)中，为了使导通(on)电阻降低，提出了将栅电极埋入半导体 基板的沟槽栅(trench gate)结构(U-M0S结构)。在U-MOS结构中，在半导体基板的上表面周期性地形成多个栅沟槽(gate trench)，在该栅沟槽内埋入栅电极，使半导体基板的栅沟槽间的区域与源电极接触。因此，需要在栅沟槽间的区域形成与源电极连接的源层以及载流子(carrier)排出层。此时，需要将源层形成在栅沟槽的附近，需要将载流子排出层形成在与栅沟槽隔离的区域。并且，需要使载流子排出层与栅沟槽之间的距离均一，以使得在I个芯片内形成的多个MOSFET间，阈值以及导通电阻等的特性均一。另一方面，为了使功率用MOSFET的性能提高，使U-MOS结构高集成化是有效的。但是，由于栅沟槽与载流子排出层之间的对位精度的界限，制约了 U-MOS结构的高集成化。
技术实现思路
本专利技术的实施方式提供一种易于实...
【技术保护点】
一种半导体装置的制造方法，具备以下工序：在第1导电型的半导体基板的上表面形成多个沟槽的工序；在上述沟槽的内面上形成栅绝缘膜的工序；在上述沟槽内的下部埋入栅电极的工序；在上述沟槽内的上部埋入绝缘部件的工序；将上述半导体基板的上层部除去从而使上述绝缘部件从上述半导体基板的上表面突出的工序；向上述半导体基板导入杂质从而形成第2导电型的基底层的工序，该第2导电型的基底层形成在上述半导体基板的比上述栅电极的下端靠上方的部分；以覆盖突出的上述绝缘部件的方式形成掩模膜的工序；向上述基底层导入杂质从而形成第1导电型的第1半导体层的工序，该第1导电型的第1半导体层形成在上述基底层的上层部且下...
【技术特征摘要】
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【专利技术属性】
技术研发人员：奥村秀树，三沢宽人，河野孝弘，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：
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