具有镶嵌位线的半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，所述半导体器件包括：第一导电图案，所述第一导电图案彼此相邻，并由包括第一沟槽和第二沟槽的沟槽隔离；第二导电图案，所述第二导电图案形成在所述第一沟槽中；以及绝缘图案，所述绝缘图案部分地填充所述第二导电图案之下的所述第二沟槽，并形成在所述第一导电图案与所述第二导电图案之间。

【技术实现步骤摘要】
具有镶嵌位线的半导体器件及其制造方法相关申请的交叉引用本申请要求2011年8月29日提交的韩国专利申请No.10-2011-0086762的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种制造半导体器件的方法，更具体而言，涉及一种能够减小位线与储存节点接触插塞之间的电容的半导体器件及其制造方法。
技术介绍
近来，随着存储器件的集成度增加，在形成具有层叠结构的位线之后形成用于储存节点接触插塞(SNC)的自对准接触(SAC)可能是相当困难的。在30nm级或30nm级以下的存储器件中，随着工艺余量以此方式减小，可能无法确保储存节点接触孔的开放面积进而由此造成SAC故障。为了应对这些特点，引入了镶嵌(damascene)位线工艺，在镶嵌位线工艺中先形成储存节点接触插塞再形成位线。具体而言，在镶嵌位线工艺中，将两个相邻的储存节点接触插塞形成为接合在一起，随后通过镶嵌工艺将彼此分开。之后，形成位线以填充镶嵌图案的内部。由于此工艺的缘故，与单独地形成储存节点接触插塞的情况相比可以容易地执行图案化。此外，与用于随后形成储存节点接触插塞的工艺相比，就SAC故障的发生而言具有优势。图1A是说明具有镶嵌位线的现有半导体器件的剖面图。参照图1A，在半导体衬底11中由隔离层12划定多个有源区13。各个有源区13限定有位线接触区和储存节点接触区。储存节点接触插塞15A和15B形成在有源区13的储存节点接触区中。位线16形成在有源区13的位线接触区中。位线16是通过被填充到相邻的储存节点接触插塞15A和15B(被称为镶嵌图案)之间所限定的空间中而形成的，因而用作镶嵌位线。位线间隔件17形成在位线16的两个侧壁上和储存节点接触插塞15A和15B的两个侧壁上。而且，位线间隔件17形成在储存节点接触插塞15A和15B与位线16之间。附图标记14代表层间电介质或绝缘层，附图标记18代表位线硬掩模层。在如上述构建的现有半导体器件中，在位线16的临界尺寸(CD)受到限制的情况下，应同时满足位线电阻(每单位单元的位线的薄层电阻)和总位线电容，而这二者相互具有权衡关系。然而，在20nm级或20nm级以下的半导体器件中，要同时获得这两个期望值可能是困难的。在上述结构中，为了将相邻的有源区13完全电隔离，位线16应具有将储存节点接触插塞15A和15B完全分开的深度。因此，当形成用于位线16的镶嵌图案时，隔离层12的一部分也应被刻蚀。就这点而言，如果位线16的临界尺寸增加，则接触电阻可能增加，因为有源区13与储存节点接触插塞15A和15B之间的接触面积可能减小。因此，考虑重叠和CD的变化，位线16的可保证的CD可能进一步减小。图1B是说明在现有技术中根据临界尺寸差异而定的位线电容与位线电阻之间的关系的曲线图。图1C是说明现有技术中位线与储存节点接触插塞之间的重叠区域的立体图。在参照图1B说明结构方面时，如果位线16的临界尺寸减小(CD2>CD1，见图1B的①)，为了获得预定水平的位线电阻BLRs，应增加位线16的高度(在回蚀后的最终位线高度)。然而，如果增加最终位线高度，则储存节点接触插塞15B与位线16所彼此面对的区域(下文称为“重叠区域”)100(见图1C)以相同的比率增加。结果，位线16与储存节点接触插塞15之间的电容BLC可能增加(见图1B的②)。在材料方面，需要发展具有低的特定电阻的材料作为形成位线16的金属层，且需要具有低介电常数的材料用于位线间隔件17。就这点而言，即使将目前为止已发展出的低电阻氮化钛层(TiN)、低电阻钨层W和氧化物层应用于间隔件，仍可能难以满足上述两个特性。
技术实现思路
本专利技术的示例性实施例涉及一种能够在没有位线电阻损失的情况下减小位线与储存节点接触插塞之间的电容的半导体器件及其制造方法。根据本专利技术的一个示例性实施例，一种半导体器件包括：第一导电图案，所述第一导电图案彼此相邻，并由包括第一沟槽和第二沟槽的沟槽隔离；第二导电图案，所述第二导电图案形成在所述第一沟槽中；以及绝缘图案，所述绝缘图案部分地填充所述第二导电图案之下的所述第二沟槽，并形成在所述第一导电图案与所述第二导电图案之间。根据本专利技术的另一个示例性实施例，一种半导体器件包括：相邻的多个插塞，所述相邻的多个插塞由包括第一沟槽和第二沟槽的沟槽隔离；位线，所述位线形成在所述第一沟槽中；以及绝缘层，所述绝缘层部分地填充所述位线之下的所述第二沟槽，且形成在所述插塞与所述位线之间。根据本专利技术的另一个示例性实施例，一种半导体器件包括：隔离层，所述隔离层隔离相邻的有源区；储存节点接触插塞，所述储存节点接触插塞形成在所述有源区之上且由包括第一沟槽和第二沟槽的沟槽隔离；绝缘层，所述绝缘层部分地填充所述第一沟槽且形成在所述储存节点接触插塞的侧壁上；以及位线，所述位线部分地填充所述绝缘层之上的所述第二沟槽。根据本专利技术的另一个示例性实施例，一种半导体器件包括：隔离层，所述隔离层隔离相邻的有源区；储存节点接触插塞，所述储存节点接触插塞形成在所述有源区之上且由第一沟槽和第二沟槽隔离，其中所述第二沟槽被限定在所述第一沟槽以下且具有朝所述第二沟槽的底部逐渐减小的临界尺寸；绝缘层，所述绝缘层间隙填充所述第二沟槽且形成在所述储存节点接触插塞的侧壁上；以及位线，所述位线部分地填充所述第一沟槽。根据本专利技术的另一个示例性实施例，一种制造半导体器件的方法，包括以下步骤：在半导体衬底之上形成初步第一导电图案；刻蚀所述初步第一导电图案并由此形成由包括第一沟槽和第二沟槽的沟槽隔离的第一导电图案，其中，所述第二沟槽被限定在所述第一沟槽之下，且具有比所述第一沟槽的临界尺寸小的临界尺寸；形成间隙填充所述第二沟槽且被设置在所述第一沟槽的侧壁上的绝缘层；以及形成部分地填充所述第一沟槽的第二导电图案。附图说明图1A是说明具有镶嵌位线的现有半导体器件的剖面图。图1B是说明在现有技术中根据临界尺寸差异而定的位线电容与位线电阻之间的关系的曲线图。图1C是说明在现有技术中位线与储存节点接触插塞之间的重叠区域的立体图。图2A是说明根据本专利技术第一示例性实施例的半导体器件的平面图。图2B是沿图2A的线A-A’截取的剖面图。图2C是说明根据本专利技术第一示例性实施例的位线与储存节点接触插塞之间的重叠区域的立体图。图3A至3J是说明制造根据本专利技术的第一示例性实施例的半导体器件的方法的剖面图。图4是说明根据本专利技术的第二示例性实施例的半导体器件的剖面图。图5是说明根据本专利技术的第三示例性实施例的半导体器件的剖面图。具体实施方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以用不同的方式实施，并不应当解释为限定为本文所列的实施例。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本专利技术的范围。在本说明书中，相同的附图标记在本专利技术的不同附图和实施例中表示相同的部分。附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征，可能对比例进行夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。图2A是说明根据本专利技术第一示例性实施例的半导体器件的平面图，图2B是沿图2A的线A-A’截本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一导电图案，所述第一导电图案彼此相邻，并由包括第一沟槽和第二沟槽的沟槽隔离；第二导电图案，所述第二导电图案形成在所述第一沟槽中；以及绝缘图案，所述绝缘图案填充所述第二导电图案之下的所述第二沟槽，并形成在所述第一导电图案与所述第二导电图案之间。

【技术特征摘要】
2011.08.29 KR 10-2011-00867621.一种半导体器件，包括：第一导电图案，所述第一导电图案彼此相邻，并由包括第一沟槽和第二沟槽的沟槽隔离；第二导电图案，所述第二导电图案形成在所述第一沟槽中；以及绝缘图案，所述绝缘图案填充所述第二导电图案之下的所述第二沟槽，并形成在所述第一导电图案与所述第二导电图案之间，其中，所述第二导电图案包括接触有源区的突出部分。2.如权利要求1所述的半导体器件，其中，所述第二沟槽被限定在所述第一沟槽之下，并具有比所述第一沟槽的临界尺寸小的临界尺寸。3.如权利要求1所述的半导体器件，其中，所述第二沟槽被限定在所述第一沟槽之下，并具有朝所述第二沟槽的底部逐渐减小的临界尺寸。4.如权利要求1所述的半导体器件，其中，所述绝缘图案包括形成在所述第二导电图案之下的第一绝缘图案，以及形成在所述第一导电图案与所述第二导电图案之间的第二绝缘图案，并且所述第一绝缘图案具有比所述第二导电图案小的临界尺寸。5.如权利要求1所述的半导体器件，其中，所述绝缘图案包括形成在所述沟槽的底部和侧壁上的第一绝缘图案，以及形成在所述第二导电图案的底部与所述第一绝缘图案之间的第二绝缘图案。6.如权利要求1所述的半导体器件，其中，突出部分不与第一导电图案重叠。7.如权利要求4所述的半导体器件，还包括将相邻的有源区隔离的隔离层，第一绝缘图案形成在第一导电图案之间以及隔离层中。8.一种半导体器件，包括：相邻的多个插塞，所述相邻的多个插塞由包括第一沟槽和第二沟槽的沟槽隔离；位线，所述位线形成在所述第一沟槽中；以及绝缘层，所述绝缘层填充所述位线之下的所述第二沟槽，且形成在所述插塞与所述位线之间，其中，所述位线包括接触有源区的突出部分。9.如权利要求8所述的半导体器件，其中，所述第二沟槽被限定在所述第一沟槽之下，并且具有比所述第一沟槽的临界尺寸小的临界尺寸。10.如权利要求8所述的半导体器件，其中，所述第二沟槽被限定在所述第一沟槽之下，并具有朝所述第二沟槽的底部逐渐减小的临界尺寸。11.如权利要求8所述的半导体器件，其中，所述绝缘层包括形成在所述沟槽的底部和侧壁上的第一绝缘层，以及形成在所述位线的底部与所述第一绝缘层之间的第二绝缘层。12.如权利要...

【专利技术属性】
技术研发人员：廉胜振，郭鲁正，朴昌宪，黄善焕，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：