半导体结构及其制造方法技术

本发明专利技术公开一种半导体结构及其制造方法。该制造方法包括提供具有晶胞区与周边区的基底。在基底的晶胞区上形成堆叠结构以及在基底的周边区上形成电阻器，其中堆叠结构包含栅氧化层、浮置栅极以及第一间隙壁。在堆叠结构的两侧的基底中形成至少两个掺杂区。在基底上依序形成介电材料层与导体材料层。在基底上形成图案化光致抗蚀剂层，图案化光致抗蚀剂层覆盖堆叠结构及部分电阻器。移除未经图案化光致抗蚀剂层覆盖的介电材料层与导体材料层，以于堆叠结构上形成栅间介电层以及控制栅极，同时在电阻器上形成金属硅化物阻挡层。

【技术实现步骤摘要】

本专利技术涉及一种，且特别是涉及一种包含存储单元与电阻器的。
技术介绍
非挥发性存储体元件由于具有可多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种存储体元件。具有穿隧氧化物的可抹除且可程式只读存储体(EPROM with Tunnel Oxide,ΕΤ0Χ)为一种常见的存储单元结构，其以掺杂多晶硅制作浮置栅极与控制栅极，以进行抹除/写入的操作。此外，为了避免ETOX因过度抹除/写入而导致数据误判的问题，可在存储单元的一侧串接一选择晶体管(select transistor),而形成两晶体管(2T)结构。通过选择晶体管来控制存储单元的程式化和读取，来进行多次可程式化(Multiple-TimeProgramming ；MTP)操作。随着多功能芯片的发展，晶胞区的存储单元与周边区的分压器(如电阻器)常会 制作在同一个芯片上。然而，存储单元与电阻器的制作工艺通常是分开进行的，因此需要多个光掩模以及复杂的制作工艺步骤，会增加成本及减少竞争力。
技术实现思路
有鉴于此，本专利技术提供一种半导体结构的制造方法，可以利用现有的制作工艺轻易地形成包含存储单元与电阻器的半导体结构，且此结构符合客户电性要求。本专利技术提供一种半导体结构的制造方法。首先，提供一基底。基底具有晶胞区与周边区。然后，于基底的晶胞区上形成堆叠结构以及于基底的周边区上形成电阻器，其中堆叠结构包含栅氧化层、浮置栅极以及第一间隙壁。之后，在堆叠结构的两侧的基底中形成至少两个掺杂区。继之，在基底上依序形成介电材料层与导体材料层。接下来，在基底上形成图案化光致抗蚀剂层，图案化光致抗蚀剂层覆盖堆叠结构以及部分电阻器。然后，移除未经图案化光致抗蚀剂层覆盖的介电材料层与导体材料层，以在该堆叠结构上形成栅间介电层以及控制栅极，同时于电阻器上形成金属硅化物阻挡(SAB)层，其中堆叠结构、栅间介电层、以及控制栅极构成电荷存储结构。在本专利技术的一实施例中，在形成电荷存储结构的步骤之后，上述半导体结构的制造方法还包括在电荷存储结构的侧壁上形成第二间隙壁；以及在电荷存储结构的表面、掺杂区的表面与电阻器的部分表面上形成金属娃化物层。在本专利技术的一实施例中，上述金属硅化物层的材料包括硅化钴。在本专利技术的一实施例中，在形成上述堆叠结构以及电阻器的步骤时，同时于基底的晶胞区的堆叠结构的一侧形成选择晶体管，且掺杂区还形成于选择晶体管两侧的基底中，电荷存储结构与选择晶体管共用一个掺杂区，以及介电材料层与导体层还覆盖选择晶体管。在本专利技术的一实施例中，上述导体材料层的材料包括掺杂多晶硅。本专利技术另提供一种半导体结构，包括基底、电荷存储结构、电阻器、介电层与第二导体层。基底具有晶胞区与周边区。电荷存储结构配置于基底的晶胞区上。电荷存储结构包括依序配置于基底上的栅氧化层、浮置栅极、栅间介电层与控制栅极。电阻器配置于基底的周边区上。电阻器包括依序配置于基底上的氧化层及第一导体层。介电层与第二导体层依序配置于电阻器上，其中介电层与第二导体层构成金属硅化物阻挡层。在本专利技术的一实施例中，上述半导体结构还包括浅沟槽隔离结构、第一间隙壁、第二间隙壁、第三间隙壁及至少二掺杂区。浅沟槽隔离结构配置于电阻器下方的基底中。第一间隙壁配置于电荷存储结构的侧壁上。第二间隙壁配置于电阻器的侧壁上。第三间隙壁配置于金属硅化物阻挡层的侧壁上。掺杂区配置于电荷存储结构两侧的基底中。在本专利技术的一实施例中，上述半导体结构还包括金属硅化物层，其配置于电荷存储结构的表面、掺杂区的表面、第二导体层的表面以及第一导体层未经第二导体层及第三 间隙壁覆盖的表面上。在本专利技术的一实施例中，上述金属硅化物层的材料包括硅化钴。在本专利技术的一实施例中，上述半导体结构还包括选择晶体管，其配置于基底的晶胞区上且位于电荷存储结构的一侧。在本专利技术的一实施例中，上述选择晶体管包括依序配置在基底上的选择栅氧化层及选择栅极。在本专利技术的一实施例中，上述半导体结构还包括浅沟槽隔离结构、第一间隙壁、第二间隙壁、第三间隙壁、第四间隙壁及多数个掺杂区。浅沟槽隔离结构配置于电阻器下方的基底中。第一间隙壁配置于电荷存储结构的侧壁上。第二间隙壁配置于电阻器的侧壁上。第三间隙壁配置于金属硅化物阻挡层的侧壁上。第四间隙壁配置于选择晶体管的侧壁上。掺杂区配置于电荷存储结构与选择晶体管两侧的基底中，且电荷存储结构与选择晶体管共用一个掺杂区。在本专利技术的一实施例中，上述半导体结构还包括金属硅化物层，其配置于电荷存储结构的表面、选择晶体管的表面、掺杂区的表面、第二导体层的表面以及第一导体层未经第二导体层及第二间隙壁覆盖的表面上。在本专利技术的一实施例中，上述金属硅化物层的材料包括硅化钴。在本专利技术的一实施例中，上述第一导体层与第二导体层的材料包括掺杂多晶硅。基于上述，本专利技术的制造方法可整合于现有的制作工艺(例如逻辑制作工艺)中，利用现有的制作工艺轻易地形成包括存储单元与电阻器的半导体结构，大幅降低成本，提升竞争力。此处的存储单元可为ETOX结构或包括电荷存储结构与选择晶体管的两晶体管(2T)结构，可依客户需求进行单次可程式化(OTP)或多次可程式化(MTP)操作。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。附图说明图IA至图ID为本专利技术第一实施例所绘示的半导体结构的制造方法的剖面示意图2为依据本专利技术一实施例所绘示的半导体结构的剖面示意图。主要元件符号说明10、20 :半导体结构100 :基底100a:晶胞区IOOb :周边区101 :浅沟槽隔离结构IO2:阱区104 :栅氧化层106 :选择栅氧化层108 :氧化层110:浮置栅极112:选择栅极114、132:导体层116:淡掺杂区118、134:间隙壁120 :掺杂区122:介电材料层125 :光掩模124 :导体材料层126 :栅间介电层128:介电层129 :图案化光致抗蚀剂层129a、129b:图案130 :控制栅极136 :金属硅化物层200 :堆叠结构200;:电荷存储结构300 :选择晶体管400:电阻器具体实施方式第一实施例图IA至图ID为依据本专利技术第一实施例所绘示的半导体结构的制造方法的剖面示意图。请参照图1A，提供一基底100。基底100例如是P型硅基底。基底100具有晶胞区IOOa与周边区100b。阱区102形成于基底100中。阱区102例如是P型阱区。在一实施例中，深阱区(未绘示)可选择性地形成在基底100中且位于阱区102的下方。此外，基底100中还形成有多个浅沟槽隔离结构101，其中至少一浅沟槽隔离结构101位于周边区IOOb的基底100中。接着，在基底100上依序形成氧化材料层及导体材料层(未绘示)。氧化材料层的材料例如是氧化硅，且其形成方法例如是进行热氧化法或化学气相沉积制作工艺。导体材料层的材料例如是掺杂多晶硅，且其形成方法例如是进行化学气相沉积制作工艺。然后，将氧化材料层及导体材料层图案化，以于基底100的晶胞区IOOa上形成堆叠结构200及选择晶体管300，以及于基底100的周边区IOOb上形成电阻器400。堆叠结构200包括依序配置在基底100上的栅氧化层104及浮置栅极110。选择晶体管300包括依序配置本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，包括：提供一基底，该基底具有晶胞区与周边区；在该基底的该晶胞区上形成一堆叠结构以及于该基底的该周边区上形成一电阻器，其中该堆叠结构包含栅氧化层、浮置栅极以及第一间隙壁；在该堆叠结构的两侧的该基底中形成至少两个掺杂区；在该基底上依序形成一介电材料层与一导体材料层；在该基底上形成一图案化光致抗蚀剂层，该图案化光致抗蚀剂层覆盖该堆叠结构以及部分该电阻器；以及移除未经该图案化光致抗蚀剂层覆盖的该介电材料层与该导体材料层，以在该堆叠结构上形成一栅间介电层以及一控制栅极，同时于该电阻器上形成一金属硅化物阻挡(SAB)层，其中该堆叠结构、该栅间介电层、以及该控制栅极构成一电荷存储结构。

【技术特征摘要】
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【专利技术属性】
技术研发人员：徐震球，赖东明，薛凯安，黄铭德，
申请(专利权)人：钜晶电子股份有限公司，
类型：发明
国别省市：