本发明专利技术公开了一种半导体存储装置。在各存储单元由一个晶体管构成的半导体存储装置中，上述存储单元由相邻的2比特形成一个扩散图案(4)，相邻的两个晶体管共用源极区域，两个漏极区域被隔离。并且，在配置有各个扩散图案(4)中的至少一列的多个阵列(120、130)中，每个阵列分别具有独立的位线。而且，在阵列分割边界部，每个阵列的位线的各个端部分别位于在一个扩散图案(4)上隔着共用的源极区域彼此隔离的两个漏极区域上。这样一来，能够确保充分的位线分离宽度，并实现面积缩减。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体存储装置的布置情况。
技术介绍
在半导体存储装置中只读存储器(Read Only Memory, ROM)作为即使切断电源数据也不会消失的非易失性存储器而具有重要功能，广泛装载在各种半导体制品上。由于ROM的存储单元能够用一个晶体管存储I比特数据，因此与为了存储I比特数据而需要多个晶体管的静态随机存储器(SRAM)相比，对于缩减电路规模即面积很有效。在细微工艺中，在形成图案时产生偏差的主要原因有很多，即使作为对象的图案形状相同，也会受到配置在其周围的其它图案的很大影响。特别是在存储单元中，不但存储单元本身为精细图案，而且在同一存储单元跨越多个广范围配置的存储阵列中，在该存储阵列中央部和端部周围图案的差别较大，因此容易产生特性偏差。根据某现有技术，在利用存储单元晶体管的阈电压的差异来实现存储数据的ROM中，为了控制阈电压，在制造过程中对栅极正下方的杂质注入量进行控制。而且，在实用区域与其外部的空置区域的边界部，为了减轻空置区域对实用区域的周边部的影响，在空置区域对抗蚀剂进行虚设(dummy)处理以抑制由于抗蚀剂(resist)开口的有无引起的偏差。这样一来，就能够使实用区域的特性稳定(参照专利文献I)。另一方面，根据有无接触来存储数据方式的接触控制型(contact control type)ROM广为人知。根据某现有技术，在接触控制型ROM中，通过利用保持截止状态的虚设晶体管来分离在位线延伸的方向上彼此相邻的存储单元内的N沟道型存储单元晶体管，减轻施加在存储单元晶体管上的应力(参照专利文献2)。专利文献I :日本公开特许公报特开2002-158297号公报专利文献2 日本公开特许公报特开2004-327574号公报
技术实现思路
-专利技术所要解决的技术问题-目前,在存储阵列被分割成多个阵列的分级位线(hierarchical bit line)结构型半导体存储装置中，在将存储单元与位线连接时，有时无法确保充分的位线分离宽度。因此，如果另设用于位线分割的区域，则会产生面积增大的问题。即使在存储阵列的端部设置虚设单元以使存储阵列的端部和中央部的特性均匀，也会产生面积增大的问题。本专利技术的目的在于，在分级位线结构型半导体存储装置中，确保充分的位线分离宽度，并实现其面积的缩减。本专利技术的另一目的在于，通过在存储单元和虚设单元的配置方面下功夫，使存储阵列的端部和中央部的特性一致，并实现其面积的缩减。 -用以解决技术问题的技术方案-对于上述问题，根据本专利技术的一个观点，在各存储单元由一个晶体管构成的半导体存储装置中，上述存储单元由相邻的2比特形成一个扩散图案，相邻的两个晶体管共用源极区域，两个漏极区域被隔离；上述存储单元包括配置有各个上述扩散图案中的至少一列的第一和第二阵列；上述第一和第二阵列的每个阵列都具有独立的位线；在阵列分割边界部，每个上述阵列的各条位线的一端部在一个扩散图案上分别位于隔着共用的源极区域彼此隔离的两个漏极区域上。根据本专利技术的另一观点，在各存储单元由一个晶体管构成的半导体存储装置中，上述存储单元由相邻的2比特形成一个扩散图案，相邻的两个晶体管共用源极区域，两个漏极区域被隔离；上述存储单元包括配置有上述扩散图案中的至少一列的存储阵列；上述一列扩散图案上的列方向至少一端的晶体管一直处于非活性状态，并且与上述处于非活性状态的晶体管共用源极区域的晶体管位于多个活性晶体管的列方向的端部。-专利技术的效果- 根据本专利技术，在存储阵列分隔成多个的分级位线结构的情况下，能够在阵列分割边界部得到较宽的位线分离宽度，因此无需另设分离区域即可抑制面积的增加。通过设法配置实用存储单元区域的单元图案，能够使虚设存储单元成为单元图案中的一个晶体管(二分之一个单元图案)，从而能够实现面积缩减。而且，由于能够通过缩小虚设单元区域来缩短位线长度，因此能够通过抑制位线的寄生电容/寄生电阻而在更短的时间内进行位线操作，并且还具有改善存取速度的效果。附图说明图I是本专利技术的第一实施方式所涉及的ROM的方框图。图2 (a)是表示图I中一个单元图案的电路图。图2(b)是表示图I中一个单元图案的布置图案图。图3是图I中存储阵列的详细布置图案图。图4是本专利技术的第二实施方式所涉及的具有分割成两个阵列存储阵列的分级位线结构型ROM的方框图。图5是图4中存储阵列的详细布置图案图。图6是本专利技术的第三实施方式所涉及的具有分割成四个阵列的存储阵列的分级位线结构型ROM的方框图。图7是图6中存储阵列的详细布置图案图。图8是图6中存储阵列的比较例所涉及的详细布置图案图。图9是图2(b)的变形例所涉及的ROM存储单元的布置图案图。图10是表示图2(a)的变形例所涉及的闪速存储单元的一个单元图案的电路图。-符号说明-la、lb-R0M存储单元晶体管；laf、lbf_闪速存储单元晶体管；2_扩散图案；3a、3b_栅极端子；4_单元图案；5a、5b_漏极区域；5c_源极区域；6a、6b_漏极区域接触；6c_源极区域接触；11、13-虚设单元区域；12、14、15、16-实用存储单元区域；20、20a、20b_逻辑电路；71、72、73_存储阵列;81、82、83-R0M ;91、92、93_外围电路;101、102-分割成两个阵列的阵列；110、120、130、140-分割成四个阵列的阵列；BL_位线；DWL_虚设字线；WL_字线。具体实施例方式以下，参照附图对本专利技术的实施方式进行详细说明。图I是本专利技术的第一实施方式所涉及的R0M81的方框图。在图I中，71是将单元图案4配置成矩阵状(mXj)而成的存储阵列。其中，m为横向(字线方向)的单元图案数，j为纵向(位线方向)的单元图案数。91是用于输出ROM存储单元的存储数据的外围电路， 经由字线和位线与存储阵列71连接。图2(a)是表示图I中一个单元图案4的电路图，图2(b)为其布置图案图。在图2(a)和图2(b)中，la、lb分别为构成一个ROM存储单元的N沟道型的存储单元晶体管。2是构成存储单元晶体管la、lb的扩散图案，3a、3b是存储单元晶体管la、lb的栅极端子，与字线连接。5a、5b、5c分别表示扩散区域，5c为存储单元晶体管la、Ib共用的源极区域，通常经由接触6c连接在上层金属布线的接地电位上。5a、5b是存储单元晶体管la、Ib的漏极区域。根据有无该漏极区域5a、5b上的接触6a、6b，向上层位线BL输出ROM存储单元的存储数据。如上所述，两个存储单元晶体管la、lb共用源极区域5c，由这两个存储单元晶体管la、lb形成一个单元图案4。图3是图I中存储阵列71的详细布置图案图。在图3中，12是实用存储单元区域，13为虚设单元区域，WLl WLn为字线，DffLU DffL2为虚设字线，BLl BLm为位线。根据图3，横向相邻的存储单元晶体管的栅极端子3a、3b彼此连接，具有字线的功能。字线WL1、WL2、."、WLn分配给存储阵列71中的多个栅极。而且，BLUBLm为沿图3的纵向配置在存储单元晶体管上的位线，通过各存储单元中的接触6a、6b进行存储数据的读出。应予说明，中途的位线BL2 BLm-I的记载省略。在矩阵状(mXj)配置于存储阵列71中的单元图案4中，实用存储单元区域12是实本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：寺田裕，仓田胜一，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：
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