一种存储器储存装置、存储器控制器与数据写入方法。此存储器储存装置包括缓冲存储器与可复写式非易失性存储器芯片，可复写式非易失性存储器芯片包括缓存单元与多个实体区块。此方法包括将接收自主机系统的第一数据暂存至缓冲存储器，利用第一数据传输指令将缓冲存储器中的第一数据传送至缓存单元后，产生写入完成信息以提供给主机系统，并将缓存单元中的第一数据写入至上述实体区块中的第一实体区块。若期间检测到发生数据写入失败，利用第二数据传输指令将保留在缓存单元的第一数据写入至上述实体区块中的第二实体区块。
【技术实现步骤摘要】
本专利技术涉及一种存储器储存装置的错误处理方法，且尤其涉及一种处理写入失败的方法与实行该方法的存储器储存装置与存储器控制器。
技术介绍
闪速存储器(Flash Memory)具有数据非易失性、省电、体积小与无机械结构等特性，故被广泛地应用于各种电子装置。市面上如记忆卡、随身碟或固态硬盘等储存装置也是以闪速存储器作为其中的储存媒体。图I是传统闪速存储器储存装置的概要方框图。如图I所示，主机系统110是通过 连接器121与闪速存储器储存装置120耦接，从而读取储存在闪速存储器储存装置120中的数据，或将数据写入至闪速存储器储存装置120。一般来说，当主机系统110要将数据写入闪速存储器储存装置120时，所欲写入的数据会先被写入存储器控制器123的缓冲存储器1231。接着，存储器控制器123将缓冲存储器1231中的数据传送至闪速存储器芯片125的缓冲区1251，并命令闪速存储器芯片125将缓冲区1251中的数据写入至存储单元1253。在闪速存储器芯片125将表示数据已被正确写入存储单元1253的信息回复给存储器控制器123之后，存储器控制器123才会通知主机系统110数据写入动作已经完成。其中，当闪速存储器芯片125表示数据已写入有误时，存储器控制器123会将错误信息告知主机系统110，并请求主机系统110再传送此笔数据至存储器控制器123。而在主机系统110接到存储器控制器123的通知之前，并不能对闪速存储器储存装置120下达其他指令。故主机系统110将花费时间在等待数据正确写入至存储单元1253，这将降低主机系统110与闪速存储器储存装置120间的数据处理速度。因此如何在节省成本的考量下，提高数据处理速度便是此领域技术人员所致力的目标。
技术实现思路
有鉴于此，本专利技术提供一种数据写入方法、存储器控制器以及存储器储存装置，能有效地处理将数据写入存储器储存装置时所发生的错误。本专利技术提出一种数据写入方法，用于存储器储存装置，此存储器储存装置包括缓冲存储器与可复写式非易失性存储器芯片，此可复写式非易失性存储器芯片包括缓存单元与多个实体区块。此方法包括将接收自主机系统的第一数据暂存至缓冲存储器，利用第一数据传输指令将缓冲存储器中的第一数据传送至缓存单元后，产生写入完成信息用以提供给主机系统。以及将缓存单元中的第一数据写入至上述实体区块中的第一实体区块，并且判断缓存单元中的第一数据写入至第一实体区块是否失败。若发生数据写入失败，则利用第二数据传输指令将保留在缓存单元的第一数据写入至上述实体区块中的第二实体区块。其中，第一数据传输指令不同于第二数据传输指令，且第二数据传输指令不清除缓存单元中的第一数据。从另一观点来看，本专利技术提出一种存储器控制器，用于管理存储器储存装置中的可复写式非易失性存储器芯片，此存储器控制器包括主机系统接口、存储器接口、缓冲存储器，以及存储器管理电路。其中，主机系统接口用以耦接主机系统。存储器接口用以耦接可复写式非易失性存储器芯片，此可复写式非易失性存储器芯片包括缓存单元与多个实体区块。存储器管理电路耦接至主机系统接口、存储器接口与缓冲存储器，存储器管理电路用以将接收自主机系统的第一数据暂存至缓冲存储器，利用第一数据传输指令将缓冲存储器中的第一数据传送至缓存单元后，并命令可复写式非易失性存储器芯片将缓存单元中的第一数据写入至上述实体区块中的第一实体区块。其中，存储器管理电路在第一数据传送至缓存单元后，产生写入完成信息用以提供给主机系统。而可复写式非易失性存储器芯片在将缓存单元中的第一数据写入至第一实体区块的期间，检测是否发生数据写入失败。若发生数据写入失败，则存储器管理电路利用第二数据传输指令命令可复写式非易失性存储器芯片将保留在缓存单元的第一数据写入至上述实体区块中的第二实体区块。其中，第一数据传输指令不同于第二数据传输指令，且第二数据传输指令不清除缓存单元中的第一数据。从又一观点来看，本专利技术提出一种存储器储存装置，包括可复写式非易失性存储 器芯片、连接器，以及存储器控制器。其中，可复写式非易失性存储器芯片包括缓存单元与多个实体区块。连接器用以耦接主机系统。存储器控制器耦接至可复写式非易失性存储器芯片与连接器，存储器控制器包括缓冲存储器。其中，存储器控制器用以将接收自主机系统的第一数据暂存至缓冲存储器，并利用第一数据传输指令将缓冲存储器中的第一数据传送至缓存单元，以及命令可复写式非易失性存储器芯片将缓存单元中的第一数据写入至上述实体区块中的第一实体区块。其中，存储器控制器在第一数据传送至缓存单元后，便产生写入完成信息用以提供给主机系统。而可复写式非易失性存储器芯片在将缓存单元中的第一数据写入至第一实体区块的期间，检测是否发生数据写入失败。若发生数据写入失败，则存储器控制器命令可复写式非易失性存储器芯片将保留在缓存单元的第一数据写入至上述实体区块中的第二实体区块。其中，第一数据传输指令不同于第二数据传输指令，且第二数据传输指令不清除缓存单元中的第一数据。基于上述，本专利技术能利用两种不同的数据传输指令将数据写入可复写式非易失性存储器芯片的实体区块。在发生数据写入失败的情况下，利用不清除可复写式非易失性存储器芯片的缓存单元的数据传输指令来快速地将保留在缓存单元中的数据写入至另一实体区块。此外，本专利技术让主机系统能在一写入指令实际完成之前，便预先下达另一写入指令，从而提升存储器储存装置的数据写入速度。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图I是传统闪速存储器储存装置的概要方框图。图2A是根据本专利技术一范例实施例显示的使用存储器储存装置的主机系统的示意图。图2B是根据本专利技术范例实施例所显示的计算机、输入/输出装置与存储器储存装置的示意图。图2C是根据本专利技术另一范例实施例所显示的主机系统与存储器储存装置的示意图。图3是图2A所示的存储器储存装置的概要方框图。图4是根据本专利技术一范例实施例显示的存储器控制器的概要方框图。图5是根据本专利技术一范例实施例所显示的可复写式非易失性存储器芯片的概要方框图。 图6、7是根据本专利技术一范例实施例所显示的存储器管理电路对可复写式非易失性存储器芯片下达指令的示意图。图8A SC是根据本专利技术一范例实施例显示的可复写式非易失性存储器芯片的运作示意图。图9是根据本专利技术一范例实施例显示的数据写入方法的流程图。附图标记110、2000 :主机系统120 :闪速存储器储存装置121、202:连接器123、204 :存储器控制器1231、2047 :缓冲存储器125:闪速存储器芯片1251 :缓冲区1253 :存储单元2100 :计算机2102 :微处理器2104:随机存取存储器2106:输入/输出装置2108 :系统总线2110:数据传输接口2202 鼠标2204 :键盘2206 :显示器2208 :打印机2212:随身碟2214 :记忆卡2216:固态硬盘2310 :数码相机2312 : SD 卡2314:MMC 卡2316 :记忆棒2318 :CF 卡2320 :嵌入式储存装置200 :存储器储存装置206 :可复写式非易失性存储器芯片2041:主机系统接口2043:存储器管理电路2045:存储器接口3002 :错误检查与校正电路30本文档来自技高网...
【技术保护点】
一种数据写入方法，用于一存储器储存装置，该存储器储存装置包括一缓冲存储器与一可复写式非易失性存储器芯片，该可复写式非易失性存储器芯片包括一缓存单元与多个实体区块，该方法包括：将接收自一主机系统的一第一数据暂存至该缓冲存储器；利用一第一数据传输指令将该缓冲存储器中的该第一数据传送至该缓存单元后，产生一写入完成信息用以提供给该主机系统；将该缓存单元中的该第一数据写入至该些实体区块中的一第一实体区块；判断该缓存单元中的该第一数据写入至该第一实体区块是否失败；以及若是，则利用一第二数据传输指令，将保留在该缓存单元的该第一数据写入至该些实体区块中的一第二实体区块，其中该第一数据传输指令不同于该第二数据传输指令，且该第二数据传输指令不清除该缓存单元中的该第一数据。
【技术特征摘要】
【专利技术属性】
技术研发人员：赵伟程，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：
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