一种基于FPGA的乱序内存控制器及其实现方法技术

本发明专利技术公开了一种基于FPGA的乱序内存控制器及其实现方法，主要包括前端部分和后端部分，前端部分主要用于负责处理系统总线请求和仲裁、并负责将读写请求信息传递给后端和对数据通路的传输实现；后端部分主要用于实现基于乱序内存控制器的硬件控制逻辑，包括内存映射逻辑，标签管理逻辑和内存控制命令生成逻辑等；还包括穿过前端部分和后端部分、且用于提供单独的读通道和写通道的数据路径。该基于FPGA的乱序内存控制器及其实现方法，可以实现操作过程灵活、空操作指令少、延迟周期短和工作效率高的优点。

【技术实现步骤摘要】

本专利技术涉及计算机内存控制器
，具体地，涉及一种基于FPGA的乱序内存控制器及其实现方法。
技术介绍
在过去的数十年中，随机存储器(random access memory,简称RAM)—直是计算机系统的基本组成部分，一般用于系统处理中的中间存储。在带宽方面，根据带宽、功能消耗和制造成本等不同的要求，有不同类型的RAM。例如，有两个通用的RAM类型，一个是具有静止存取功能的内存(Static RAM，简称SRAM)，一个是动态随机存取存储器(Dynamic Random Access Memory，S卩Dynamic RAM，简称DRAM)。SRAM由1970年推出，通常用于快速片上的内存，可以低延迟访问，所以SRAM经常被使用的内存结构中较高层次中的高速缓冲存储器和便签存储器中用以提高性能。DRAM是IBM的Robert Dennard在1968年专利技术的，价格要远远低于SRAM，DRAM在制造中优化过程工艺技术，使其能够达到很高的密度和速度。在近十年内，DRAM的设计一直在不断地改进，一个时钟周期添加到之前的异步 DRAM接口减少在突发传输中的内存控制的同步的开销，这本文档来自技高网...

【技术保护点】
一种基于FPGA的乱序内存控制器，其特征在于，主要包括：前端部分：用于基于系统的读写内存请求命令，主要负责系统总线请求和仲裁，并向后端部分发送读写请求命令、数据和地址信息；?后端部分：用于负责实现基于FPGA的乱序内存控制器的包括内存映射逻辑、标签管理逻辑和内存控制读写逻辑以及内存命令生成器逻辑的硬件控制逻辑；在后端部分中，内存命令生成器输出的命令行信号接口，直接与SDRAM器件的输入接口连接，用于实现对SDRAM的读写控制；数据路径：穿过所述前端部分和后端部分，用于提供单独的读通道和写通道，实现读写数据在系统端和内存之间的数据通路。

【技术特征摘要】

【专利技术属性】
技术研发人员：张庆敏，张衡，胡刚，
申请(专利权)人：无锡众志和达存储技术股份有限公司，
类型：发明
国别省市：