半导体基板上的高Q垂直带状电感器制造技术

提供了一种制造半导体装置的方法及其装置。该半导体装置（100）包括具有相对的第一和第二表面（102a、102b）的半导体基板（102）。该装置还包括设置在所述第一表面上的平坦电感器部件（104）。该平坦电感部件（103）包括沿曲折路径延伸并且限定多个绕组（104）的独立式电导体，其中，该电导体具有宽度和高度，并且其中，高宽（HW）比显著大于1。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体基板上的电感器和用于形成其的方法，并且更具体地说，涉及半导体基板上的、具有高品质因数的垂直带状电感器。
技术介绍
硅基集成电路中的常规电感器典型地具有与品质因数(Q因数)和自谐振频率(电感器理想地运转的最大频率)有关的性能限制。这种受限性能主要起因于电感器的绕组直接位于硅基板或硅基板上的氧化硅层上。一般来说，在这种绕组之间或之下存在任何类型的电介质层通常导致一定量的电容耦合。这种电容耦合通常劣化Q因数并且降低电感器的自谐振频率。
技术实现思路
本专利技术的实施例描述了用于在半导体基板上制造具有高品质因数的垂直带状电 感器的方法，和根据其的装置。在本专利技术第一实施例中，提供了一种半导体装置。该装置包括具有相对的第一和第二表面的半导体基板，和设置在该第一表面上的平坦电感器部件。在该装置中，该平坦电感部件包括沿曲折路径延伸并且限定多个绕组的独立式电导体，其中，该电导体具有宽度和高度，并且高宽(HW)比显著大于I。在本专利技术第二实施例中，提供了一种制造半导体装置的方法。该方法包括设置具有相对的第一和第二表面的半导体基板的步骤。该方法还包括在第一表面上形成平坦电感器部件的步骤，其中，该平坦电感部件包括沿曲折路径延伸并且限定多个绕组的独立式电导体。在该方法中，该电导体被配置成具有宽度和高度，并且高宽(HW)比显著大于I。附图说明图I是根据本专利技术一实施例的、包括垂直带状电感器的半导体装置的一部分的立体图。图2是图I的半导体装置的俯视图。图3是示出对描述本专利技术的各种实施例有用的，对于不同HW比，作为电感器的频率的函数的仿真Q因数值的X-Y标绘图。图4是示出对描述本专利技术的各种实施例有用的，作为厚度的函数的Q因数的X-Y标绘图。具体实施例方式参照附图，对本专利技术进行描述，其中，贯穿这些图使用相同标号来指定相似或等同部件。附图不必按比例绘制，而是仅仅提供它们来例示目前专利技术。下面，出于例示，参照示例应用对本专利技术的几个方面进行描述。应当明白，阐述许多具体细节、关系以及方法来提供对本专利技术的全面理解。然而，相关领域的普通技术人员应当容易地认识到，本专利技术可以在缺少这些具体细节中的一个或多个的情况下具体实践，或者利用其它方法具体实践。在其它情况下，未详细示出公知结构或操作，以避免搞混本专利技术。本专利技术不受限于例示排序的动作或事件，因为一些动作可以按不同次序发生和/或与其它动作或事件同时发生。而且，不需要所有例示动作或事件来实现根据本专利技术的方法。如上所述，在将电感器并入集成电路(IC)中方具有若干难点。而且，对于用于提供超过I毫微亨利(nH)的值的电感器的情况来说，与因Q因数限制而造成的垂直带状或蜿蜒状电感器相比，针对IC的常规设计通常受限于螺旋型电感器。一般来说，两种类型的电感器都包括电流流动通过的一连串相邻绕组。对于螺旋形电感器的情况来说，电流按相同方向流动，从而产生增加该螺旋形电感器的总电感的互感。对于垂直带状电感器的情况来说，电流在相邻绕组中按相反方向流动，从而产生减小该垂直带状电感器的总电感的 互感。从而，即使可以将两种类型的电感器设计成具有相同的DC电阻，螺旋形电感器的增强电感也典型地导致具有更高Q因数的螺旋形电感器。遗憾的是，在IC中使用螺旋形电感器的问题是，增加了形成这种电感器所需的复杂性。一般来说，为了将中心匝连接至IC中的其它组件，必须形成空气桥交错(air-bridgecrossover)或电介质隔开的上/下通道(over/underpass)。这些结构中的每一个不仅将附加步骤添加至制造工序，而且还引入了额外的可靠性关注。对于空运渡线的情况来说，所需跨度可能很大，尤其是在电感器具有大量匝数时。结果，这种跨度可能很脆弱，缩减了这种螺旋形电感器在IC中的可靠性。而且，对于特定尺寸和材料来说，制造空运渡线通常不便宜的，导致增加的制造复杂性，从而抬高了制造成本。对于电介质隔开的上/下通道的情况来说，IC可能需要额外的金属化层，至少或多或少地增加了成本和复杂性。而且，虽然与空运渡线相比，这种结构可能不太易碎，并且更可靠，但这种上/下通道结构也并非没有问题。例如，电感器绕组与上/下通道之间的附加电介质材料的引入可以引入额外的电容耦合，从而导致Q因数和自谐振频率劣化。然而，尽管在IC中制造这种电感器伴随着各种困难，但针对垂直带状电感器的典型低Q因数值已经导致在IC中普遍使用螺旋形电感器。如上所述，与螺旋形电感器结构相比，和IC中的常规垂直带状电感器结构相关联的主要限制是它们的固有低Q因数值。然而，本专利技术人已经发现，如果可以充分缩减IC的垂直带状电感器的相邻绕组的面对表面中的表面电流密度，则可以显著缩减这些绕组之间的不利互感和电容耦合的量。作为从垂直带状电感器去除这种影响的结果，将可以增加这种电感器设计的Q因数值和自谐振频率。而且，本专利技术人已经发现，半导体制造技术上的新发展已经使能实现在IC中形成具有高纵横比(高度>宽度)的独立式、导电迹线。因此，当这种独立式迹线中的两条或更多条彼此相邻地布置并且电流被引导通过这些迹线时，与IC中的常规导电迹线(具有相对较低纵横比(高度〈宽度))的情况相比，每一条迹线中的表面电流密度将降低。一般来说，随着该迹线的高度相对于基板表面增加，电流密度的量值减小。通过在工序和发现中组合这些发展，本专利技术的各种实施例提供了用于在IC中制造具有高Q因数垂直带状电感器的方法，和根据其的装置。更具体地说，本专利技术的各种实施例提供了具有利用由单一电迹线形成的绕组的垂直带状电感器的1C，以缩减该垂直带状电感器中的绕组的面对表面中的电流密度。由此，显著缩减引起的不利互感和电容耦合。由此，对于IC中的这种电感器来说，可以获取高Q因数值。具体来说，本专利技术的各种实施例提供了包括具有HW比显著大于I的绕组的电感器的1C，而且其仍提供足够的DC电阻、高自谐振频率、以及高Q因数值。图I和2中例示了这种结构。图I是根据本专利技术一实施例的、包括垂直带状电感器的IC或半导体装置100的一部分的立体图。图2是装置100的俯视图。如图I和2所示，装置100包括用于支承一个或多个半导体装置的半导体基板102。例如，在本专利技术的一个实施例中，基板102包括硅基板。装置100还包括设置在基板102的上表面102a上的至少一个电感器部分103。装置100还可以包括设置在基板102的下表面102b上并且至少交叠上表面102a的、具有电感器部分104的区域的地平面110。而且，装置100可以包括用于将电感器部分104的第一和第二端部分别电连接至装置100的其它装置和/或特征部的传输线112和114。传输线可以利用常规半导体制造技术形成，但本专利技术的各种实施例并不受限于这点。在本专利技术的各种实施例中，电感器部分103包括具有多个绕组104的垂直带状构造。绕组104包括通过多个连接绕组部分108以电方式且串联地耦接的多个面对绕组部分·106，其中，该面对绕组部分106和连接绕组部分108沿基板102的表面上的曲折路径设置。例如，如图I和2所示，该面对绕组部分106和连接绕组部分108可以按蜿蜒路径设置，以使该面对绕组部分106按相反方向传导电流。在图I和2中，面对绕组部分106的大部分具有相同长度、宽度、以及高度。而且，该面对绕组部分106之间的交本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：D·M·史密斯，
申请(专利权)人：哈里公司，
类型：
国别省市：