异质三维计算机处理芯片堆叠中的增强模块性包括一种制造方法。所述方法包括制备宿主层，并使宿主层与堆叠中的至少一个其它层集成。通过在宿主层上形成用于容纳预先配置的相对于彼此具有异质属性的芯片的腔、把芯片布置在宿主层上的对应腔中、以及把芯片接合到腔的相应表面从而形成相对于宿主层和芯片具有平滑表面的元件，来制备宿主层。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及计算环境内的处理，尤其涉及增强异质3D堆叠中的模块性。
技术介绍
在计算机芯片制造中，三维(3D)堆叠使用多层组件，比如以减小数据必须在各组件之间行进的距离的方式组合的处理芯片和存储器。作为更小电阻的结果，减小的组件之间距离导致更快的数据速率和更少的发热。模块性和异质集成是3D技术的重要优点，但它们限于相同尺寸的芯片。在芯片尺寸不同的情况下，包含加速器芯片层或者冗余层的芯片层中的硅的有效使用具有挑战性， 因为这些层往往比主处理器芯片本身要小。集成比主处理器芯片小的芯片会导致使用硅作为填充物把芯片扩展到与主处理器相同的尺寸，或者导致在包含较小芯片的各层中形成空隙。利用额外的硅是低效率的，而留下空隙会产生在芯片上导致热点的不均匀散热。然而，集成更小并且不太复杂的各层，比如加速器层/冗余层具有明确的产量和成本优势，因为芯片尺寸和复杂性是产量的主要决定因素。如果在热同步和主处理器之间放置较小的芯片，那么在硅层和盖或者说热同步之间的热界面材料可能不具有全覆盖。另外，对准这些较小的芯片会造成问题，因为一般远远大于这些较小芯片的下层主处理器不易适合于与尺寸各不相同的芯片的层对准过程。
技术实现思路
例证实施例包括一种制造三维计算机处理芯片堆叠的方法。所述方法包括制备宿主层并将宿主层与堆叠中的至少一个其它层结合。通过在宿主层上形成用于容纳预先配置的相对于彼此具有异质属性的芯片的腔、把芯片布置在宿主层上的对应腔中、以及把芯片接合到腔的相应表面从而形成相对于宿主层和芯片具有平滑表面的元件，来制备宿主层。另一个例证实施例包括一种三维计算机处理芯片堆叠。所述三维计算机处理芯片堆叠包括布置在堆叠中的至少一个其它层之上的宿主层。所述宿主层包括在其上形成的用于容纳预先配置的相对于彼此具有异质属性的芯片的腔。形成所述腔，以适应芯片的异质属性。芯片被接合到腔的相应表面，从而形成相对于宿主层和芯片，具有平滑表面的元件。另一个例证实施例包括一种产生和实现三维(3D)计算机处理芯片堆叠规划的方法。所述方法包括从多个客户接收系统要求，从系统要求中识别公共处理结构和技术，把公共处理结构和技术分配给3D计算机处理芯片堆叠规划中的一层。公共处理结构和技术指定为规定数量的客户所共有的处理结构和技术的特性。所述方法还包括从系统要求中识别非公共处理结构和技术，并把非公共处理结构和技术分配给3D计算机处理芯片堆叠规划中的宿主层。非公共处理结构和技术指定就规定数量的客户来说没有共性的处理结构和技术的特性。所述方法还包括确定非公共结构在宿主层上的布置和布线，把布置信息保存在规划中，然后把所述规划传送给制造设备。制造设备产生包括公共结构和技术的层以及包括非公共结构和技术的宿主层。制造设备还按照分配和布置信息，集成宿主层和所述另一层，从而形成3D计算机处理芯片堆叠。另一个例证实施例包括一种产生和实现三维(3D)计算机处理芯片堆叠规划的计算机程序产品。所述计算机程序产品包括上面包含计算机程序代码的计算机可读存储介质，当被计算机执行时，所述计算机程序代码使计算机实现一种方法。所述方法包括从多个客户接收系统要求，从系统要求中识别公共处理结构和技术，把公共处理结构和技术分配给3D计算机处理芯片堆叠规划中的至少一层。公共处理结构和技术指定为规定数量的客户所共有的处理结构和技术的特性。所述方法还包括从系统要求中识别非公共处理结构和技术，并把非公共处理结构和技术分配给3D计算机处理芯片堆叠规划中的宿主层。非公共处理结构和技术指定就规定数量的客户来说没有共性的处理结构和技术的特性。所述方法还包括确定非公共结构在宿主层上的布置和布线，把布置信息保存在规划中，然后把所述规划传送给制造设备。制造设备产生包括公共结构和技术的层以及包括非公共结构和技术的宿主层，并按照分配和布置信息，集成宿主层和所述另一层，从而形成3D计算机处理芯片堆叠。通过本专利技术的技术，可实现另外的特征和优点。这里详细说明本专利技术的其它实施·例和方面，并将其视为要求保护的专利技术的一部分。参考说明和附图，可更好地理解本专利技术的优点和特征。附图说明下面参考附图，其中在几个图中，相同的元件被相似地编号图IA是按照例证实施例的三维计算机处理芯片堆叠的侧视图的方框图；图IB是按照例证实施例的图IA中的三维计算机处理芯片堆叠的顶视图的方框图；图IC是按照备选例证实施例的三维计算机处理芯片堆叠的侧视图的方框图；图2A-2B是描述例证实施例中用于形成三维计算机处理芯片堆叠的处理的流程图；图3是图解说明例证的客户要求以及按照例证实施例根据客户要求形成的三维计算机处理芯片堆叠规划的方框图；图4是例证实施例中可在其上实现三维计算机处理芯片堆叠的制造和设计规划的系统的方框图；以及图5描述例证实施例中的计算机程序产品。具体实施例方式本专利技术的例证实施例提供增强的三维(3D)计算机处理芯片堆叠。例证的3D计算机处理芯片堆叠提供改善的设计模块性，并且适应在3D计算机处理芯片堆叠中采用的集成层的异质性。现在参见图IA和1B，分别说明了例证的3D计算机处理芯片堆叠100A的侧视图和顶视图。3D计算机处理芯片堆叠100A指的是集成电路芯片的系统，并包括多层(例如，层110、112和114)。层110、112和114可由半导体材料构成，并包括各种组件或结构，比如逻辑电路、存储器和核心处理器。层110、112和114被集成(例如，堆叠)以形成3D计算机处理芯片堆叠IOOA的一部分。例如，层112可被布置在层114上，层110可被布置在层112上。虽然作为3D计算机处理芯片堆叠100A的构成部分，在图I中图解说明了 3层110、112和114，然而要明白可以采用另外的(或者更少的)层，以便实现例证实施例的优点。在例证实施例中，3D计算机处理芯片堆叠100A还包括宿主层104A (这里也被称为“载体层”)，在其上面形成用于容纳若干芯片108的专用区域106。这些芯片108(这里也被称为“小芯片”)可被定义为微处理器核心的子系统，这些子系统被模块化，使得能够从选择的这些小芯片的编组构成核心的多种变化，以产生定制的功能。如图IB中所示，出于举例说明的目的，宿主层104A包括7个芯片108。然而要明白可以采用另外的(或者更少的)芯片108，以便实现例证实施例的优点。在例证实施例中，每个芯片108包括专用电源和专用时钟网格，使得每个芯片独立于其它芯片运行。在一个例证实施例中，芯片108支持各种电压供给和时钟网格，并且不必相互兼容(例如，在电力和时钟分配网络和操作规范与其它芯片不相容的情况下)。一旦与堆叠100A集成，芯片108就可通信地耦接到层110、112和114，例如，经由布线或者线 网。然而，芯片108并不电连接到宿主层104A。而是3D计算机处理芯片堆叠100A还包括使芯片108能够与3D计算机处理芯片堆叠100A的其它层110、112和114通信的可编程连接，比如布线网格(未示出)。在例证实施例中，每个芯片108可与层110、112和114任意之一中的其它组件可通信地耦接。可以制造各种类型的芯片108，使得布置在宿主层104A上的芯片108中的至少一个具有与其它芯片108的属性不同的属性。这些异质属性可包括例如芯片尺寸的变化，尺寸、长宽比、厚度本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：P·G·埃玛，E·库尔逊，J·A·里沃斯，
申请(专利权)人：国际商业机器公司，
类型：
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。