沟槽结构半导体装置制造方法及图纸

本发明专利技术涉及沟槽结构半导体装置。IGBT的半导体装置（1）具有内侧沟槽（2a）和外侧沟槽（2b）。与各沟槽（2a、2b）相邻地设置有发射极区域（3）。与发射极区域（3）以及各沟槽（2a、2b）相邻地设置P型基极区域（4）。与内侧沟槽（2a）相邻地设置第一N型基极区域（31）。与外侧沟槽（2b）和第一N型基极区域（31）相邻地设置杂质浓度比第一N型基极区域（31）低的第二N型基极区域（32）。在施加过电压时，在内侧沟槽（2a）的附近发生击穿，电流的集中被缓和，防止IGBT的破坏。

【技术实现步骤摘要】
本专利技术涉及一种耐破坏性被改善后的例如IGBT (绝缘栅双极型晶体管)或者绝缘栅型场效应晶体管等的沟槽(trench)结构半导体装置。
技术介绍
例如，在日本特开2005-57028号公报(专利文献I)等中公开了具有用于谋求高耐压化的沟槽结构的IGBT。如图I所示，典型的沟槽结构IGBT在半导体衬底I’之中具有多个沟槽2。半导体衬底I’具有N型发射极区域3、P型基极区域4、K型基极区域5、Ν+型缓冲区域6、P+型集电极区域7、公知的Ρ_型降低表面电场(RESURF)区域8、N+型沟道截断环区域9。在沟槽2之中配置有栅极绝缘膜10和具有栅电极功能的栅极导电体11。发射电极12形成在半导体衬底I’的一个主面21的凹部33、34之中以及绝缘膜36之上，并连接到N型发射极区域3和P型基极区域4，集电极13在半导体衬底I’的另一个主面22连接到P+型集电极区域7。在使图I的IGBT进行导通动作时，集电极13的电位高于发射电极12的电位，且栅极导电体11的电位高于发射电极12的电位。由此，在与沟槽2相邻的P+型基极区域4形成沟道，从集电极13向发射电极12流过电流。在使IGBT截止时，栅极导电体11的电位为低于阈值的值。由此，P型基极区域4的沟道消失。其结果是，截止时的集电极13和发射电极12之间的电压高于导通时的电压，在P型基极区域4和f型基极区域5之间施加比较高的反偏置电压，如虚线所示，耗尽层14’扩展。但是，对于耗尽层14’的扩展来说，在多个沟槽2中，在配置在半导体衬底I’的内侧的内侧沟槽2a的附近和配置在外侧的外侧沟槽2b的附近不同。即，在内侧沟槽2a的附近，耗尽层14’沿着其侧面以及底面良好地扩展，电场集中被良好地缓和。相对于此，在外侧沟槽2b的外侧，由于在其外侧没有沟槽，所以，耗尽层14’的扩展受到限制，该外侧沟槽2b的附近的电场强度大于其他部分，在外侧沟槽2b的附近，容易发生击穿。若发生击穿，则伴随于此的大电流集中地流过外侧沟槽2b的附近，存在导致IGBT破坏的危险。为了减弱外侧沟槽2b附近的电场强度，考虑在外侧沟槽2b的外侧形成P型基极区域4较深的部分。由于该P型基极区域4较深的部分具有扩展耗尽层14’的作用，所以，在外侧沟槽2b的附近的电场集中被缓和。但是，P型基极区域4较深的部分必须利用P型杂质的扩散来形成，若进行该P型杂质较深的扩散，则P型杂质不仅在深度方向(垂直方向)扩散，也在横向(水平方向)扩散，从而该较深的扩散部分的表面积变大，导致半导体衬底I’的平面尺寸变大。以上，对现有的沟槽结构IGBT进行了叙述，但是，具有沟槽结构的绝缘栅极型场效应晶体管等其他的半导体装置也具有与沟槽结构IGBT同样的问题。专利文献I :日本特开2005-57028号公报。
技术实现思路
本专利技术所要解决的课题是要求难以破坏的沟槽结构半导体装置，本专利技术的目的是提供一种能够符合该要求的沟槽结构半导体装置。用于解决上述课题的本专利技术涉及沟槽结构半导体装置，其特征在于，具有 半导体衬底，其具有彼此对置的一个以及另一个主面、内侧沟槽以及外侧沟槽，该内侧沟槽在所述一个主面的内侧部分从所述一个主面向所述另一个主面延伸，该外侧沟槽在比所述一个主面的所述内侧部分更靠近外侧的部分从所述一个主面向所述另一个主面延 伸； 第一半导体区域(例如，发射极区域)，形成在所述半导体衬底中，与所述内侧沟槽相邻配置并具有在所述半导体衬底的所述一个主面露出的表面，并且，具有第一导电型； 第二半导体区域(例如，P型基极区域)，形成在所述半导体衬底中，与所述第一半导体区域相邻，并在比所述第一半导体区域深的位置与所述内侧以及外侧沟槽相邻，具有在所述半导体衬底的所述一个主面露出的表面，并且具有第二导电型； 第三半导体区域(例如，第一 N型基极区域)，形成在所述半导体衬底中，与所述第二半导体区域和所述内侧沟槽这两者相邻，并以所述半导体衬底的所述一个主面为基准形成得比所述内侧沟槽深，并且具有第一导电型； 第四半导体区域(例如，第二 N型基极区域)，形成在所述半导体衬底中，与所述第二以及第三半导体区域和所述外侧沟槽相邻，并具有在所述外侧沟槽的外侧露出到所述半导体衬底的所述一个主面的表面，具有第一导电型并且具有比所述第三半导体区域低的杂质浓度； 绝缘膜，设置在所述内侧以及外侧沟槽的壁面； 沟槽导电体，配置在所述内侧以及外侧沟槽中，并且隔着所述绝缘膜与所述内侧以及外侧沟槽的壁面对置； 第一主电极(例如，发射电极)，与所述第一半导体区域电连接； 第二主电极(例如，集电极)，直接或者通过其他半导体区域与所述第四半导体区域电连接； 栅电极，与所述沟槽导电体电连接。此外，优选上述沟槽结构半导体装置还具有第五半导体区域，该第五半导体区域配置在所述第四半导体区域和所述半导体衬底的所述另一个主面之间且具有第二导电型，并且，所述第二主电极与所述第五半导体区域电连接。另外，优选上述沟槽结构半导体装置还具有第六半导体区域，该第六半导体区域配置在所述第四半导体区域和所述第五半导体区域之间并具有第一导电型，并且，具有比所述第四半导体区域高的杂质浓度。另外，将所述第二主电极作成与所述第四半导体区域进行肖特基接触的金属电极。另外，平面地观察，所述内侧沟槽的外周边缘的长度总和设定得比所述外侧沟槽的最外侧的边缘的长度总和长。另外，平面地观察，所述内侧沟槽的面积总和设定得比所述外侧沟槽的面积总和大。本专利技术的第一导电型的第三半导体区域(例如，第一 N型基极区域)具有比第一导电型的第四半导体区域(例如，第二 N型基极区域)高的杂质浓度。因此，导通动作时的基于第二导电型的第二半导体区域和第一导电型的第三半导体区域之间的PN结的耗尽层的扩展比基于本专利技术的未设置第三半导体区域的现有装置的第二半导体区域和第四半导体区域之间的PN结的耗尽层的扩展差。其结果是，半导体衬底的包括内侧沟槽的部分比现有装置容易击穿。由此，容易击穿的地方比以往变多。因此，击穿电流大致均匀地分散流到半导体衬底比较宽的面积，能够抑制击穿电流的集中。其结果是，能够提供难以破坏的沟槽结构 半导体装置。附图说明图I是表示现有的IGBT的一部分的剖视图。图2是用相当于图3的A-A线的部分表示本专利技术实施例I的IGBT的一部分的剖视图。图3是表示图2的半导体衬底的平面图。图4是与图2同样地表示本专利技术实施例2的IGBT的一部分的剖视图。图5是与图2同样地表不本专利技术实施例3的FET的一部分的剖视图。图6是概略地表示本专利技术实施例4的IGBT的半导体衬底的平面图。图7是概略地表示本专利技术实施例5的IGBT的半导体衬底的平面图。符号说明 I Id半导体衬底 2沟槽 2a、2ai、2a2内侧沟槽 2b,2c,2d,2e,2b1,2b2 外侧沟槽 3发射极区域 4P型基极区域 5N型基极区域 31第一 N型基极区域 32第二 N型基极区域 具体实施例方式 下面，参照图I 图7来说明本专利技术的实施方式。图2表示本专利技术实施例I的作为沟槽结构半导体装置的IGBT的一部分。在该图2中，对与图I实质上相同的部分标上相同的附图标记。图3概略上或原理上表示构成图2的IGBT的半导体衬底I的表面。此外，图2表示相当于图3的A-A线的部分。例如由本文档来自技高网...

【技术保护点】
一种具有沟槽结构的半导体装置，其特征在于，具有：半导体衬底，其具有：彼此对置的一个主面以及另一个主面、内侧沟槽以及外侧沟槽，该内侧沟槽在所述一个主面的内侧部分从所述一个主面向所述另一个主面延伸，该外侧沟槽在比所述一个主面的所述内侧部分更靠近外侧的部分从所述一个主面向所述另一个主面延伸；第一半导体区域，形成在所述半导体衬底中，与所述内侧沟槽相邻配置并具有在所述半导体衬底的所述一个主面露出的表面，并且具有N型的导电型；第二半导体区域，形成在所述半导体衬底中，与所述第一半导体区域相邻，并在比所述第一半导体区域深的位置与所述内侧沟槽以及所述外侧沟槽相邻，并具有在所述半导体衬底的所述一个主面露出的表面，并且具有P型的导电型；第三半导体区域，形成在所述半导体衬底中，与所述第二半导体区域和所述内侧沟槽这两者相邻，并以所述半导体衬底的所述一个主面为基准形成得比所述内侧沟槽深，并且仅限定形成在所述内侧部分且具有N型的导电型，并且具有比所述第二半导体区域的杂质浓度低的杂质浓度；第四半导体区域，形成在所述半导体衬底中，与所述第二半导体区域以及所述第三半导体区域相邻，并以所述半导体衬底的所述一个主面为基准形成得比所述外侧沟槽深，并具有在所述外侧沟槽的外侧露出到所述半导体衬底的所述一个主面的表面，具有N型的导电型且具有比所述第一半导体区域的杂质浓度低的杂质浓度，并且具有比所述第三半导体区域的杂质浓度低的杂质浓度；第五半导体区域，配置在所述第四半导体区域与所述半导体衬底的所述另一个主面之间且具有P型的导电型；绝缘膜，设置在所述内侧沟槽以及所述外侧沟槽的各个壁面；沟槽导电体，配置在所述内侧沟槽以及所述外侧沟槽的各个中，并且隔着所述绝缘膜与所述内侧沟槽以及所述外侧沟槽的各个壁面对置；第一主电极，与所述第一半导体区域和第二半导体区域电连接；第二主电极，直接或者通过其他半导体区域与所述第五半导体区域电连接；栅电极，与所述沟槽导电体电连接，所述外侧沟槽为了得到所述半导体衬底的栅极焊盘电极形成区域而具有凹状部分。...

【技术特征摘要】
2005.12.14 JP 2005-3606221.一种具有沟槽结构的半导体装置，其特征在于，具有 半导体衬底，其具有彼此对置的一个主面以及另一个主面、内侧沟槽以及外侧沟槽，该内侧沟槽在所述一个主面的内侧部分从所述一个主面向所述另一个主面延伸，该外侧沟槽在比所述一个主面的所述内侧部分更靠近外侧的部分从所述一个主面向所述另一个主面延伸； 第一半导体区域，形成在所述半导体衬底中，与所述内侧沟槽相邻配置并具有在所述半导体衬底的所述一个主面露出的表面，并且具有N型的导电型； 第二半导体区域，形成在所述半导体衬底中，与所述第一半导体区域相邻，并在比所述第一半导体区域深的位置与所述内侧沟槽以及所述外侧沟槽相邻，并具有在所述半导体衬底的所述一个主面露出的表面，并且具有P型的导电型； 第三半导体区域，形成在所述半导体衬底中，与所述第二半导体区域和所述内侧沟槽这两者相邻，并以所述半导体衬底的所述一个主面为基准形成得比所述内侧沟槽深，并且仅限定形成在所述内侧部分且具有N型的导电型，并且具有比所述第二半导体区域的杂质浓度低的杂质浓度； 第四半导体区域，形成在所述半导体衬底中，与所述第二半导体区域以及所述第三半导体区域相邻，并以所述半导体衬底的所述一个主面为基准形成得比所述外侧沟槽深，并具有在所述外侧沟槽的外侧露出到所述半导体衬底的所述一个主面的表面，具有N型的导电型且具有比所述第一半导体区域的杂质浓度低的杂质浓度，并且具有比所述第三半导体区域的杂质浓度低的杂质浓度； 第五半导体区域，配...

【专利技术属性】
技术研发人员：鸟居克行，
申请(专利权)人：三垦电气株式会社，
类型：发明
国别省市：