半导体器件及其制造方法技术

本公开提供一种半导体器件及其制造方法，该半导体器件包括：沟道层，由化合物半导体制成；势垒层，设置在沟道层上方且由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级；低电阻区域，设置在势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻；源极电极和漏极电极，在夹置低电阻区域的位置处连接到势垒层；栅极绝缘层，设置在低电阻区域上；以及栅极电极，隔着栅极绝缘层设置在低电阻区域上方。

【技术实现步骤摘要】
本公开涉及半导体器件及其制造方法，具体地涉及在栅极电极与沟道层之间的势垒层中包括低电阻区域的半导体器件及其制造方法。
技术介绍
在便携式电话等的移动通信系统中，近几年来强烈要求便携式通信终端小型化且强烈要求降低便携式通信终端的功耗。为了实现这些，例如，应该减小与天线开关相关的导通电阻(on-resistance) Ron。作为实际上用于天线开关的半导体器件之一,存在结型场效应晶体管(JPHEMT :结型赝晶高电子迁移率晶体管(junction pseudo-morphic highelectron mobility transistor))。 JPHEMT是一种通过利用pn结和异质结进行电流调制的半导体器件。这种类型的半导体器件具有例如InGaAs制成的沟道层与例如AlGaAs制成的势垒层的异质结，其中势垒层(AlGaAs)具有比沟道层(InGaAs)宽的带隙。包括杂质的低电阻区域设置在势垒层(AlGaAs)的与沟道层相反的表面层中，栅极电极连接到该低电阻区域。源极电极和漏极电极在低电阻区域和栅极电极的两侧欧姆连接到势垒层。在具有上述结构的半导体器件中，二维电子气层在沟道层中形成在势垒层一侧的界面中，在该二维电子气层中要成为载流子的电子以高浓度被约束。然后，通过采用栅极电压控制二维电子气层的浓度来调制经由低电阻区域下方的沟道层部分而在源极电极和漏极电极之间流动的电流(例如参见，JP-A-11-150264 (专利文献I))。
技术实现思路
在上述半导体器件中，可以通过降低沟道层中的杂质浓度增加经由沟道层而在源极电极和漏极电极之间流动的载流子(电子)的迁移率。然而，因为通过在势垒层中提供低电阻区域而形成了 pn结,所以当施加超过内建(built-in)电压的正电压时正向电流在pn结中流动，这增加了不经由沟道层而在栅极电极和源极电极/漏极电极之间流动的栅极泄露电流。鉴于以上，希望提供一种半导体器件，该半导体器件在低电阻区域设置在于栅极电极和沟道层之间形成的势垒层中的结构中能够通过抑制栅极泄露电流而提升漏极电流的最大值。还期望提供一种该半导体器件的制造方法。本公开的实施例旨在一种半导体器件，该半导体器件包括沟道层，由化合物半导体制成；势垒层，设置在沟道层上方且由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级；低电阻区域，设置在势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻；源极电极和漏极电极，在夹置低电阻区域的位置处连接到势垒层；栅极绝缘层，设置在低电阻区域上；以及栅极电极，隔着栅极绝缘层设置在低电阻区域上方。在具有上述结构的半导体器件中，由于势垒层结合到沟道层并且势垒层由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级，所以载流子以高的浓度被约束在其中的二维电子气层形成在沟道层中。在沟道层的与栅极电极下方的低电阻区域对应的部分中的载流子耗尽区域根据施加到栅极电极的栅极电压而扩展或收窄，由此调制了经由沟道层在源极电极和漏极电极之间流动的电流。具体地，栅极电极隔着栅极绝缘层提供在低电阻区域上方的结构是特有的。根据该结构，即使在相对于低电阻区域和围绕区域的正向电压施加到栅极电极时，也可以防止栅极泄露电流在栅极电极和源极电极/漏极电极之间流动。本公开的另一实施例旨在一种半导体器件的制造方法，该制造方法包括在由化合物半导体制成的沟道层上方形成势垒层，该势垒层由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级，且该势垒层在表面层中包括含杂质的低电阻区域；在势垒层上且在夹置低电阻区域的相应位置处形成源极电极和漏极电极；在低电阻区域上形成栅极绝缘层；以及隔着栅极绝缘层而在低电阻区域上方形成栅极电极。 具有上述结构的半导体器件可以通过上述制造方法获得。根据本公开的实施例，在具有低电阻区域设置在栅极电极和沟道层之间的势垒层中的结构的半导体器件中，可以通过抑制栅极泄露电流而提升漏极电流的最大值。附图说明图I是示出根据第一实施例的半导体器件的相关部分的结构的截面图；图2是根据第一实施例的半导体器件的截止操作时的能带构成图；图3是根据第一实施例的半导体器件的导通操作时的能带构成图；图4是示出根据第一实施例的半导体器件的截止操作时形成载流子耗尽区域的截面图；图5A和5B是示出根据第一实施例的半导体器件的制造工序的截面工艺图(No. I)；图6A和6B是示出根据第一实施例的半导体器件的制造工序的截面工艺图(No. 2)；图7是示出根据第二实施例的半导体器件的相关部分的结构的截面图；图8是根据第二实施例的半导体器件的截止操作时的能带构成图；图9是示出根据第三实施例的半导体器件的相关部分的结构的截面图；图10是示出根据第四实施例的半导体器件的相关部分的结构的截面图；图11是根据第五实施例的半导体器件的相关部分的结构的截面图；图12是示出根据第六实施例的半导体器件的相关部分的结构的截面图；图13是示出根据第七实施例的半导体器件的相关部分的结构的截面图；图14A和14B是示出根据第七实施例的半导体器件的制造工序的截面工艺图(No. I)；图15A和15B是示出根据第七实施例的半导体器件的制造工序的截面工艺图(No. 2)；图16是示出根据第八实施例的半导体器件的相关部分的结构的截面图；图17是示出根据第九实施例的半导体器件的相关部分的结构的截面图；图18A和18B是示出根据第九实施例的半导体器件的制造工序的截面工艺图；图19是示出根据第十实施例的半导体器件的相关部分的结构的截面图；以及图20A和20B是示出根据第十实施例的半导体器件的制造工序的截面工艺图。具体实施例方式下面，将参考附图按照下列顺序解释本公开的实施例。I.第一实施例(半导体器件的结构示例及其制造方法) 2.第二实施例(势垒层具有堆叠结构的示例)3.第三实施例(势垒层全部形成为高电阻区域的示例)4.第四实施例(势垒层中的载流子供给区域接触低电阻区域的示例)5.第五实施例(势垒层中的载流子供给区域与低电阻区域之间的区域形成为低电阻区域的示例)6.第六实施例(盖层(cap layer)提供在势垒层与源极电极/漏极电极之间的示例)7.第七实施例(势垒层的整个表面被栅极绝缘层覆盖的示例)8.第八实施例(低电阻区域被栅极电极覆盖的示例)9.第九实施例(低电阻区域堆叠在势垒层上的示例)10.第十实施例(设置有与低电阻区域的导电类型相反的源极区域/漏极区域的示例)11.修改示例12.应用示例(无线通信装置)相同的附图标记和符号指示各个实施例中共同的元件，且省略重复描述。〈〈I.第一实施例》在第一实施例中，将参考相应的附图按下列顺序进行说明根据应用本公开的第一实施例的半导体器件的结构，根据第一实施例的半导体器件的操作，根据第一实施例的半导体器件的制造方法以及根据第一实施例的半导体器件的优点。<第一实施例中半导体器件的结构>图I是示出根据应用本公开的第一实施例的半导体器件的相关部分的结构的截面图。根据第一实施例的半导体器件的详细本文档来自技高网...

【技术保护点】
一种半导体器件，包括：沟道层，由化合物半导体制成；势垒层，设置在所述沟道层上方且由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级；低电阻区域，设置在所述势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻；源极电极和漏极电极，在夹置所述低电阻区域的位置处连接到所述势垒层；栅极绝缘层，设置在所述低电阻区域上；以及栅极电极，隔着所述栅极绝缘层设置在所述低电阻区域上方。

【技术特征摘要】
2011.07.28 JP 2011-165873;2012.06.01 JP 2012-12601.一种半导体器件，包括 沟道层，由化合物半导体制成； 势垒层，设置在所述沟道层上方且由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级； 低电阻区域，设置在所述势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻； 源极电极和漏极电极，在夹置所述低电阻区域的位置处连接到所述势垒层； 栅极绝缘层，设置在所述低电阻区域上；以及 栅极电极，隔着所述栅极绝缘层设置在所述低电阻区域上方。2.如权利要求I所述的半导体器件， 其中所述势垒层具有第一势垒层和第二势垒层的堆叠结构，该第一势垒层接触所述沟道层，包含在所述低电阻区域中的杂质在该第二势垒层中的扩散速度比在该第一势垒层中慢，并且 所述低电阻区域设置在所述第二势垒层中。3.如权利要求I所述的半导体器件， 其中另一势垒层设置在所述沟道层被夹置在所述势垒层和该另一势垒层之间的位置处，该另一势垒层由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级。4.如权利要求I所述的半导体器件， 其中包含导电类型与所述低电阻区域相反的杂质的层设置在所述势垒层和所述源极电极/漏极电极之间。5.如权利要求I所述的半导体器件， 其中所述势垒层具有第一势垒层和第二势垒层的堆叠结构，该第一势垒层接触所述沟道层，该第二势垒层通过图案化形成在所述第一势垒层上。6.如权利要求I所述的半导体器件， 其中所述栅极电极具有完全覆盖所述低电阻区域的上部的形状。7.如权利要求I所述的半导体器件， 其中通过向所述栅极电极施加负电压，所述沟道层内的电子耗尽，并且 通过向所述栅极电极施加正电压，在所述低电阻区域中发生耗尽。8.如权利要求I所述的半导体器件， 其中采用氧化物或者氮化物形成所述栅极绝缘层。9.如权利要求I所述的半导体器件， 其中所述沟道层由作为III-V族化合物半导体的InGaAs混晶制成，并且所述势垒层由作为III-V族化合物半导体的AlGaAs混晶制成。10.如权利要求I...

【专利技术属性】
技术研发人员：竹内克彦，谷口理，
申请(专利权)人：索尼公司，
类型：发明
国别省市：