半导体器件及其制造方法技术

本公开提供一种半导体器件及其制造方法，该半导体器件包括：沟道层，由化合物半导体制成；势垒层，设置在沟道层上方且由这样的化合物半导体制成，在与沟道层的结中该化合物半导体在载流子行进侧的能带比沟道层中在载流子行进侧的能带远离沟道层中的本征费米能级；低电阻区域，设置在势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻；源极电极和漏极电极，在夹置低电阻区域的位置处连接到势垒层；栅极绝缘层，设置在低电阻区域上；以及栅极电极，隔着栅极绝缘层设置在低电阻区域上方。

【技术实现步骤摘要】
本公开涉及半导体器件及其制造方法，具体地涉及在栅极电极与沟道层之间的势垒层中包括低电阻区域的半导体器件及其制造方法。
技术介绍
在便携式电话等的移动通信系统中，近几年来强烈要求便携式通信终端小型化且强烈要求降低便携式通信终端的功耗。为了实现这些，例如，应该减小与天线开关相关的导通电阻(on-resistance) Ron。作为实际上用于天线开关的半导体器件之一,存在结型场效应晶体管(JPHEMT :结型赝晶高电子迁移率晶体管(junction pseudo-morphic highelectron mobility transistor))。 JPHEMT是一种通过利用pn结和异质结进行电流调制的半导体器件。这种类型的半导体器件具有例如InGaAs制成的沟道层与例如AlGaAs制成的势垒层的异质结，其中势垒层(AlGaAs)具有比沟道层(InGaAs)宽的带隙。包括杂质的低电阻区域设置在势垒层(AlGaAs)的与沟道层相反的表面层中，栅极电极连接到该低电阻区域。源极电极和漏极电极在低电阻区域和栅极电极的两侧欧姆连接到势垒层。在具有上述结构的半导体器件中，二维电子气层在沟道层中形成在势垒层一本文档来自技高网...

【技术保护点】
一种半导体器件，包括：沟道层，由化合物半导体制成；势垒层，设置在所述沟道层上方且由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级；低电阻区域，设置在所述势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻；源极电极和漏极电极，在夹置所述低电阻区域的位置处连接到所述势垒层；栅极绝缘层，设置在所述低电阻区域上；以及栅极电极，隔着所述栅极绝缘层设置在所述低电阻区域上方。

【技术特征摘要】
2011.07.28 JP 2011-165873;2012.06.01 JP 2012-12601.一种半导体器件，包括 沟道层，由化合物半导体制成； 势垒层，设置在所述沟道层上方且由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级； 低电阻区域，设置在所述势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻； 源极电极和漏极电极，在夹置所述低电阻区域的位置处连接到所述势垒层； 栅极绝缘层，设置在所述低电阻区域上；以及 栅极电极，隔着所述栅极绝缘层设置在所述低电阻区域上方。2.如权利要求I所述的半导体器件， 其中所述势垒层具有第一势垒层和第二势垒层的堆叠结构，该第一势垒层接触所述沟道层，包含在所述低电阻区域中的杂质在该第二势垒层中的扩散速度比在该第一势垒层中慢，并且 所述低电阻区域设置在所述第二势垒层中。3.如权利要求I所述的半导体器件， 其中另一势垒层设置在所述沟道层被夹置在所述势垒层和该另一势垒层之间的位置处，该另一势垒层由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级。4.如权利要求I所述的半导体器件， 其中包含导电类型与所述低电阻区域相反的杂质的层设置在所述势垒层和所述源极电极/漏极电极之间。5.如权利要求I所述的半导体器件， 其中所述势垒层具有第一势垒层和第二势垒层的堆叠结构，该第一势垒层接触所述沟道层，该第二势垒层通过图案化形成在所述第一势垒层上。6.如权利要求I所述的半导体器件， 其中所述栅极电极具有完全覆盖所述低电阻区域的上部的形状。7.如权利要求I所述的半导体器件， 其中通过向所述栅极电极施加负电压，所述沟道层内的电子耗尽，并且 通过向所述栅极电极施加正电压，在所述低电阻区域中发生耗尽。8.如权利要求I所述的半导体器件， 其中采用氧化物或者氮化物形成所述栅极绝缘层。9.如权利要求I所述的半导体器件， 其中所述沟道层由作为III-V族化合物半导体的InGaAs混晶制成，并且所述势垒层由作为III-V族化合物半导体的AlGaAs混晶制成。10.如权利要求I...

【专利技术属性】
技术研发人员：竹内克彦，谷口理，
申请(专利权)人：索尼公司，
类型：发明
国别省市：