半导体器件及其制造方法技术

公开了半导体器件及其制造方法。该方法包括：提供具有第一电介质层和栅极的衬底，其中所述栅极嵌在第一电介质层中，并且栅极的上部是暴露的第一金属；和通过选择性沉积，仅在暴露的第一金属上覆盖比第一金属更难氧化的导电材料。本发明专利技术的一个优点在于，通过在金属栅极上覆盖一层较难氧化的导电材料，可以防止栅极上表面金属的氧化，有助于形成到栅极的有效电连接。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，涉及。
技术介绍
随着集成电路技术的发展，半导体器件的尺寸越来越小。为了控制短沟道效应，更小的器件尺寸要求进一步提高栅极电容。通常通过减小栅极和衬底之间的栅极电介质层(通常为氧化硅(SiO2))的厚度来提高栅极电容。然而，这会带来栅极漏电流的增加并降低器件的可靠性。而且，随着特征尺寸的减小，栅极电介质层的厚度已经很难进一步减小。为此，在当前的超大规模集成电路(VLSI)工艺中，高介电常数(高k)_金属栅极 (简称HK-MG)方案逐渐成为主流方案。在HK-MG方案中，用高介电常数的材料代替氧化硅 作为栅极电介质层的材料，这种材料具有比氧化硅更高的介电常数和更好的场效应特性。为了与这种高k材料兼容，通常采用金属栅极代替传统的多晶硅栅极。目前，HK-MG方案中的金属栅极大多采用铝栅极。在半导体器件的制造过程中，为了进行栅极的电连接，一般先在栅极上沉积电介质层，然后对该电介质层进行刻蚀，以形成连通到栅极的接触孔。因此，接触孔刻蚀需要一直进行到铝栅极的表面。然而，专利技术人发现，在栅极上沉积电介质层的过程中，铝的表面易被氧化，从而在铝的表面形成氧化铝(Al2O3)薄膜。该氧化铝薄膜阻碍了接触孔的刻蚀，使得刻蚀停止在该氧化铝薄膜上而无法到达栅极中的铝，因而无法为铝栅极形成有效的电连接。图1A-1C图示出了在常规HK-MG工艺中形成栅极接触孔的上述过程的示意图。首先，如图IA所示，提供具有第一电介质层110和栅极104的衬底102，其中栅极104嵌在第一电介质层110中。衬底102可以为硅，但也可以是任何其它适当的材料。在衬底102上具有第一电介质层110，其可以由各种适当的材料形成，例如氧化硅。在衬底102和第一电介质层110之间可选地具有由例如氮化硅之类的材料形成的停止层(图中未示出)，用于帮助控制源极和漏极的接触孔的刻蚀程度。在栅极104和衬底102之间可以有高k的栅极电介质层106，其可以采用各种适当的高k材料形成，例如氧化铪或氧化错。在栅极104与栅极电介质层106之间可选地具有例如由钛或氮化钛等材料形成的隔离层(未示出)。在栅极104的两侧通常具有侧壁间隔件108。可选地，栅极104和第一电介质层110的上表面可以通过诸如化学机械抛光(CMP)之类的工艺而齐平。栅极104可以由各种适当的金属和/或金属的组合形成，在该示例中，栅极104的上部为铝。为了得到图IA所示的结构，可以采用“先栅极(gate first)”的方案，也可以采用“后栅极(gate last) ”的方案。这两种方案对于本领域技术人员而言都是熟知的，为了不至于模糊本专利技术的主旨，这里不再进行详细描述。在常规工艺中，在得到图IA所示的结构之后，在其上沉积第二电介质层120，如图IB所示。然后对第二电介质层120进行刻蚀以形成栅极接触孔130，如图IC所示。然而，在沉积第二电介质层120的过程中，或者如果图IA的结构在空气中暴露的时间过长，栅极104上表面的金属(该示例中为铝)往往容易被氧化，从而在栅极上表面形成氧化膜122 (在该示例中为氧化铝薄膜)。通常，主要适于去除第二电介质层的材料的接触孔刻蚀工艺无法去除该氧化膜122。因而,在图IC的接触孔刻蚀过程中，刻蚀将在该氧化膜122上停止而无法继续进行，使得接触孔无法贯通到栅极中的铝。并且，由于氧化铝的导电性很差，栅极将无法与接触孔中填充的接触件有效地电连接，从而面临“断路”问题。该问题并不限于铝栅极。实际上，只要金属栅极表层的金属容易被氧化，就会面临同样的问题。因此，需要提出一种新的技术来解决上述问题。
技术实现思路
本专利技术的一个目的是提供一种防止金属栅极在半导体器件制造过程中被氧化的方法。根据本专利技术的一个方面，提供了一种制造半导体器件的方法，包括提供具有第一电介质层和栅极的衬底，其中所述栅极嵌在第一电介质层中，并且栅极的上部是暴露的第 一金属；和通过选择性沉积，仅在暴露的第一金属上覆盖比第一金属更难氧化的导电材料。可选地，该方法还包括沉积第二电介质层的步骤，使得第二电介质层覆盖第一电介质层和沉积了所述导电材料的栅极。可选地，所述导电材料被选择为在沉积第二电介质层的气氛中基本不被氧化。可选地，该方法还包括对第二电介质层进行刻蚀，以形成暴露所述导电材料的接触孔。可选地，第一金属是铝。可选地，所述导电材料是下列材料之一钴；钴和鹤的合金；钴和钥的合金；钴和磷的合金；钥和磷的合金；钴、钨和磷的合金；钴、钥和磷的合金；钯；镍。可选地，所述导电材料的厚度为100到500埃。可选地，第一电介质层和栅极的上表面齐平。可选地，所述沉积导电材料的步骤是在所述第一金属表面未被氧化的情况下进行的。可选地，利用选择性无电金属沉积技术来选择性沉积所述导电材料。可选地，提供具有第一电介质层和栅极的衬底的步骤包括在栅极的两侧设置侧壁间隔件。根据本专利技术的另一方面，提供一种半导体器件，包括衬底；衬底上的金属栅极和第一电介质层，其中，所述金属栅极嵌在第一电介质层中，并且所述金属栅极的上部是第一金属；覆盖所述金属栅极的上表面的导电材料，其中所述导电材料比第一金属更难氧化；覆盖所述第一电介质层和所述导电材料的第二电介质层；和贯通第二电介质层并连接到所述导电材料的导电接触件。可选地，所述导电材料被选择为在沉积第二电介质层的气氛中基本不被氧化。可选地，第一电介质层和所述金属栅极的上表面齐平。可选地，第一金属是铝。可选地，所述导电材料是下列材料之一钴；钴和钨的合金；钴和钥的合金；钴和磷的合金；钥和磷的合金；钴、钨和磷的合金；钴、钥和磷的合金；钯；镍。可选地，所述导电材料的厚度为100到500埃。可选地，在金属栅极的两侧具有侧壁间隔件。本专利技术的一个优点在于，通过在金属栅极上覆盖一层难氧化的导电材料，可以防止栅极上表面金属的氧化，从而有助于形成到栅极的有效电连接。附图说明通过以下参照附图对本专利技术的示例性实施例的详细描述，本专利技术的特征及其优点将会变得更加清楚。在附图中图1A-1C是常规HK-MG工艺中形成栅极接触孔的过程的示意图。图2A-2D示出根据本专利技术的一个实施例的形成栅极接触孔的过程的示意图。图3是根据本专利技术的一个实施例的半导体器件的结构示意图。 具体实施例方式下面将描述本专利技术的一个或多个具体实施例。需要注意的是，为了提供对实施例的简洁描述，并没有在本说明书中描述实际实现的所有特征。并且，以下对示例性实施例的描述实际上仅仅是说明性的，而不作为对本专利技术及其应用或使用的任何限制。此外，应注意，相同的标号和字母在附图中表示相同的部件或结构要素，因此，一旦某一部件或结构要素在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。图2A-2D示出根据本专利技术的一个实施例的形成栅极接触孔的过程的示意图。图2A与图IA相同，提供了具有第一电介质层110和栅极104的衬底102，其中可选地，可以通过诸如化学机械抛光(CMP)之类的工艺使得栅极104和第一电介质层110的上表面齐平，并使得栅极104的上表面暴露。栅极104可以由各种适当的金属和/或金属的组合形成。在该实施例中，栅极104的上部为铝，栅极104的下部可以为铝，也可以为其它适当的材料。接下来，通过选择性沉积，在暴露的铝上覆盖一层导电材料202。需本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：提供具有第一电介质层和栅极的衬底，其中所述栅极嵌在第一电介质层中，并且栅极的上部是暴露的第一金属；和通过选择性沉积，仅在暴露的第一金属上覆盖比第一金属更难氧化的导电材料。

【技术特征摘要】
1.一种制造半导体器件的方法，包括 提供具有第一电介质层和栅极的衬底，其中所述栅极嵌在第一电介质层中，并且栅极的上部是暴露的第一金属；和 通过选择性沉积，仅在暴露的第一金属上覆盖比第一金属更难氧化的导电材料。2.如权利要求I所述的方法，还包括 沉积第二电介质层的步骤，使得第二电介质层覆盖第一电介质层和沉积了所述导电材料的栅极。3.如权利要求2所述的方法，其中 所述导电材料被选择为在沉积第二电介质层的气氛中基本不被氧化。4.如权利要求2所述的方法，还包括 对第二电介质层进行刻蚀，以形成暴露所述导电材料的接触孔。5.如权利要求I所述的方法，其中 第一金属是铝。6.如权利要求1-5中任一项所述的方法，其中 所述导电材料是下列材料之一钴；钴和钨的合金；钴和钥的合金；钴和磷的合金；钥和憐的合金；钻、鹤和憐的合金；钻、钥和憐的合金；钮；镇。7.如权利要求I所述的方法，其中 所述导电材料的厚度为100到500埃。8.如权利要求I所述的方法，其中 第一电介质层和栅极的上表面齐平。9.如权利要求I所述的方法，其中 所述沉积导电材料的步骤是在所述第一金属表面未被氧化的情况下进行的。10.如权利要求I所述的方法，其中 利用选择性无电金属沉积技术来...

【专利技术属性】
技术研发人员：张翼英，何其旸，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：