本发明专利技术公开了一种半导体功率装置的制作方法。首先，提供一基底，其上包括有至少一半导体层以及一衬垫层。接着，在衬垫层及半导体层内蚀刻出至少一沟渠，并于沟渠内及衬垫层上形成一掺质来源层。进行一热驱入工艺，将掺质来源层的掺质扩散到半导体层，并进行一抛光工艺，去除衬垫层上的掺质来源层。接着，进行一热氧化工艺，用来消除抛光工艺造成的微刮痕。最后，去除衬垫层，用来暴露出半导体层。
【技术实现步骤摘要】
本专利技术涉及一种，特别是涉及一种可消除微刮痕的。
技术介绍
功率半导体装置常常被应用在电源管理的领域，例如，切换式电源供应器、计算机中心或周边电源管理1C、背光板电源供应器或马达控制等等用途，其种类包括有绝缘栅双极性晶体管(insulated gate bipolar transistor, IGBT)、金氧半场效晶体管(metal-oxi de-semi conductor field effect transistor, M0SFET)与双载子接面晶体管(bipolar junction transistor, BJT)等装置。其中，由于金氧半场效晶体管可以节省电 能而且可以提供比较快的装置切换速度，所以被广泛地应用各领域中。在功率装置中，基底是P型外延层与N型外延层交替设置，所以在衬底中会有许多个垂直于衬底表面的PN接面，而且这些PN接面互相平行，所以又被叫做超级接面结构。现有技术制作超级接面结构的技术，包括先在一第一导电型基底(例如N型基底)上成长一第一导电型外延层(例如N型外延层)和一硬掩模,然后利用一第一掩模,在第一导电型外延层及硬掩模蚀刻出多个沟渠。接着，在各个沟渠内形成一第二导电型外延层(例如P型外延层)，并进行抛光工艺和回蚀刻工艺，使第二导电型外延层的上表面与第一导电型外延层的上表面切齐。到现在，各个沟渠内已经填满了第二导电型外延层并且被第一导电型外延层包围。而多个第二导电型外延层和第一导电型外延层的接触面会形成超级接面结构。但是，上述的现有技术仍有问题需要被解决。举例来说，上述技术是藉由一抛光工艺，使第二导电型外延层的上表面与硬掩模的表面对齐。因为抛光包括有物理作用力，所以一定会对第二导电型外延层的上表面产生微刮痕(micro scratch),而所述的微刮痕会影响金属导体和外延层接面间的电流传输，所以降低了功率装置的电性表现和工艺良率。可知，仍然需要一种超级接面的功率半导体装置的制作方法，用来制作具有较少微刮痕的功率半导体装置，提升功率半导体装置的良率，这是业界想要努力达到的目标。
技术实现思路
本专利技术的主要目的在于提供一种功率半导体装置的制作方法，能够提升功率半导体装置的电性及良率。本专利技术提供一种。首先，提供一衬底，其上包括有至少一半导体层和一衬垫层。接着，在衬垫层及半导体层内蚀刻出至少一沟渠，并在沟渠内及衬垫层上形成一掺质来源层。进行一热驱入工艺，将掺质来源层的掺质扩散到半导体层，并进行一抛光工艺，去除衬垫层上的掺质来源层。接着，进行一热氧化工艺，用来消除抛光工艺造成的微刮痕。最后，去除衬垫层，用来暴露出半导体层。本专利技术提供一热氧化工艺(thermal oxidation process),用来消除因为抛光工艺而产生在掺质来源层表面的微刮痕，可以帮助金属导体和掺质来源层接面间的电流传输，并且提升功率半导体装置的良率。附图说明图I到图11是一种示意图。其中，附图标记说明如下12第一导电型基底14晶胞区16外围耐压区15过渡区18半导体层20衬垫层20a上层衬垫层20b下层衬垫层 24、26沟渠30掺质来源层34基体掺质区32氧化层48栅极氧化层40场氧化层50栅极导电层50a栅极图案50b栅极图案51光致抗蚀剂图案52离子井53光致抗蚀剂图案53a开口54源极掺杂区56衬垫层58绝缘层60接触洞开口62接触洞开口66掺杂区68接触插塞74a栅极导线74b源极电极76保护层具体实施例方式图I到图10是制作一种功率装置的方法示意图，其中的功率装置可以包括沟渠式的功率晶体管，而附图中相同的装置或部位是使用相同的标记。需要注意的是，附图是用来说明是目的，并没有按照原尺寸作图。请参考图1，首先提供一第一导电型基底12，第一导电型基底12可以是N型掺杂硅基底，可以当作功率晶体管的一漏極。第一导电型基底12上定义有一晶胞区(cellregion) 14、一围绕晶胞区14的外围耐压区(termination region) 16、和一设置在晶胞区14和外围耐压区16间的过渡区(transition region) 15,其中晶胞区14用于设置具有开关功能的晶体管装置，而外围耐压区16包括用来阻挡晶胞区14的高强度电场向外扩散的耐压结构。接着，可以利用外延工艺于第一导电型基底12上形成一第一导电型半导体层18。根据本专利技术的优选实施例，半导体层18可以是一N型外延层，例如，可以利用一化学气相沉积工艺或其它适合的方法形成，而半导体层18同时可作是所想要形成的功率装置的飘移层(drift layer)。接着,于半导体层18上形成一衬垫层20,此衬垫层20可以包括上、下两部分，上层衬垫层20a的组成可以是氮化硅(Si3N4)，而下层衬垫层20b的组成可以是硅氧层(SiO2)。接着，利用光刻和蚀刻工艺，于衬垫层20和半导体层18中形成至少一沟渠24、26，其中，沟渠24位于晶胞区域14内，而沟渠26位于外围耐压区16内。沟渠24、26的形成方式，举例来说，可以先在衬垫层20上涂上一光致抗蚀剂层(图未示)，接着利用具有沟渠图案的光掩模当作曝光掩模，对光致抗蚀剂层(图未示)进行一光刻工艺，再利用图案化的光致抗蚀剂层当作蚀刻掩模，对衬垫层20进行一各向異性蚀刻工艺，将光罩上的沟渠图案转移到衬垫层20，接下来，去除图案化的光致抗蚀剂层，再进行干蚀刻工艺，将沟渠图案转移到半导体层18中。当然，上述形成沟渠的方法只是范例，沟渠24、26也可以利用其它方法形成。本专利技术沟渠的形状、位置、深度、宽度、长度与数量等特征不用受到图I的沟渠24、26所局限，而且可以根据实际的产品设计需求或工艺特性而调整，例如沟渠24、26的布局可以是具有条状(strip)、六边形(hexagonal)或螺旋状(spiral)等图案。请参考图2，接着，形成一掺质来源层30于沟渠24、26内和衬垫层20上，其中掺质来源层30具有一第二导电型,例如P型，而且掺质来源层30的材料包括外延娃、多晶娃或非晶硅，但不限于此。然后，进行一热驱入工艺，将掺质来源层30的掺质扩散到半导体层18中，所述的掺质可包括有磷。到目前为止，沟渠24、26周围和底部的半导体层18内已经形成具有一第二导电型基体掺质区34，其中第二导电型基体掺质区34与半导体层18间具有垂直PN接面，也就是超级接面。 然后，参考图3，进行一抛光工艺，去除衬垫层20上的掺质来源层30，直到暴露出衬垫层20的上表面，其中，抛光工艺是一化学机械抛光工艺(chemical mechanicalpolishing, CMP)。在现有技术中，因为化学机械抛光同时包括化学蚀刻反应用和物理抛光作用，此物理抛光作用一定会对掺质来源层30的上表面产生微刮痕(micro scratch),而且所述的微刮痕会影响金属导体和掺质来源层30间的电流传输，降低功率装置的电性表现和工艺良率。因此，根据本专利技术的优选实施例，提供一热氧化工艺(thermal oxidationprocess),用来消除抛光工艺所造成的掺质来源层30表面的微刮痕。接着，进行一热氧化工艺，形成一氧化层32位于掺质来源层30的上半部，其中，所述的热氧化工艺温度在800°C到 1200°C 间。接着，参考图4，进行一蚀刻工艺，此蚀刻可以是一酸液蚀本文档来自技高网...
【技术保护点】
一种半导体功率装置的制作方法，其特征在于包括有：提供一基底，其上包括有至少一半导体层用以及一衬垫层；于所述的衬垫层及所述的半导体层内蚀刻出至少一沟渠；于所述沟渠内及所述衬垫层上形成一掺质来源层；进行一热驱入工艺，将所述的掺质来源层的掺质扩散到所述的半导体层；进行一抛光工艺，去除所述衬垫层上的所述掺质来源层；进行一热氧化工艺，用来消除所述抛光工艺造成的微刮痕；以及去除所述的衬垫层，用来暴露出所述的半导体层。
【技术特征摘要】
2011.05.13 TW 1001168061.一种半导体功率装置的制作方法，其特征在于包括有 提供一基底，其上包括有至少一半导体层用以及一衬垫层； 于所述的衬垫层及所述的半导体层内蚀刻出至少一沟渠； 于所述沟渠内及所述衬垫层上形成一掺质来源层； 进行一热驱入工艺，将所述的掺质来源层的掺质扩散到所述的半导体层； 进行一抛光工艺，去除所述衬垫层上的所述掺质来源层； 进行一热氧化工艺，用来消除所述抛光工艺造成的微刮痕；以及 去除所述的衬垫层，用来暴露出所述的半导体层。2.根据权利要求I所述的半导体功率装置的制作方法，其特征在于所述的抛光工艺是化学机械抛光工艺。3.根据权利要求I所述的半导体功率装置的制作方法，其特征在于所述的热氧化工艺的温度在800°C到1200°C间。...
【专利技术属性】
技术研发人员：林永发，徐守一，孙艺林，
申请(专利权)人：茂达电子股份有限公司，
类型：发明
国别省市：
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