鳍式场效应晶体管及其制造方法技术

本发明专利技术实施例公开了一种鳍式晶体管的制造方法，在形成鳍后，通过鳍上形成横跨所述鳍的伪栅条、伪栅条的两侧的侧壁上形成的侧墙以及在伪栅条和侧墙之外的第一介质层和鳍上形成的覆盖层，通过侧墙自对准地在伪栅极两旁形成提升的源漏区，且栅极同所述源漏区的上表面在同一平面上。由于栅极和源漏区上表面在一个平面上，形成接触塞时更容易对准，而且栅极和源漏区由侧墙隔离开，使对准更精确，解决接触塞对准不精确的问题，提高器件的AC性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，更具体地说，涉及一种。
技术介绍
随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。为了控制短沟道效应，对传统晶体管器件的某些方面采取了一些改进，例如，一方面，向沟道中掺杂更多的磷、硼等杂质元素，但此举易导致器件沟道中载流子迁移率下降；另一方面，增强沟道的应力，但传统的SiGe PMOS应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变；再一方面，减薄栅极氧化物介质的厚度，但栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大。随着沟道尺寸的不断缩短，这些改进都不能解决愈发显著的短沟道效应。目前，为了解决短沟道效应的问题，提出了鳍式场效应晶体管(Fin-FET)的立体器件结构，Fin-FET是具有鳍型沟道结构的晶体管，它利用薄鳍的几个表面作为沟道，从而可以防止传统晶体管中的短沟道效应，同时可以增大工作电流。参考图1，图I为当前提出的Fin-FET的结构示意图，包括鳍100，鳍上及侧面的栅极102，以及鳍两端的源漏区104。通常地，是在形成鳍100和栅极102以后，在鳍的两端 形成源漏区104，而后在栅极102和源区104和漏区106上形成接触塞，来形成这种Fin-FET器件。然而，上述形成Fin-FET器件方法的问题在于，形成接触塞时，由接触塞向栅极、源区和漏区进行对准，随着集成度的不断提高，栅极之间的尺寸不断减小，接触塞的对准会越来越困难，会容易出现对准不精确的问题，例如，会出现源区、漏区的接触塞部分接触到栅极或者栅极的接触塞部分接触到源区、漏区的情况，这样会直接导致器件短路，或者，即使实现源漏接触塞与栅极隔离，由于两者之间将形成较大的寄生叠加电容，这些都会降低器件的AC性能和器件速度。
技术实现思路
本专利技术实施例提供了一种，解决接触塞对准不精确的问题，提高器件的AC性能。为实现上述目的，本专利技术实施例提供了如下技术方案一种鳍式场效应晶体管的制造方法，包括提供衬底；在所述衬底内形成鰭，以及在所述鳍之外的衬底上形成第一介质层；在所述第一介质层和鳍上形成横跨所述鳍的伪栅条，以及在伪栅条的两侧的侧壁上形成侧墙，以及在伪栅条和侧墙之外的第一介质层和鳍上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面；去除伪栅条两侧的覆盖层及第一介质层，以形成源漏开ロ，所述源漏开ロ暴露伪栅条两侧的鳍；填满所述源漏开ロ与伪栅条两侧的鳍一同形成源漏区；去除伪栅条，以及去除伪栅条下的第一介质层，以形成栅区开ロ，所述栅区开ロ暴露伪棚条下的轄;填满所述栅区开ロ形成覆盖所述鳍的栅极，以使所述栅极同所述源漏区的上表面 在同一平面；在所述栅极及源漏区上形成接触塞。可选地，在形成栅极之后，形成接触塞之前，还包括步骤去除部分栅极以及部分源漏区，并填充形成栅隔离区以及源漏隔离区。可选地，在沿鳍的方向上，所述栅极的边沿与所述源漏区的边沿不在一条直线上。可选地，形成源漏区的步骤为通过外延生长的方法，填满所述源漏区开ロ与伪栅条两侧的鳍一同形成源漏区。可选地，所述覆盖层包括第二介质层和其上的第三介质层。可选地，所述第三介质层、第二介质层及侧墙采用互不相同的介质材料。可选地，在形成鳍时，还包括步骤在鳍上形成帽层；之后的步骤为在所述第一介质层和帽层上形成横跨所述鳍的伪栅条，以及在伪栅条的两侧的侧壁上形成侧墙，以及在伪栅条和侧墙之外的第一介质层和帽层上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面；去除伪栅条两侧的第一介质层、覆盖层及帽层，以形成源漏开ロ。可选地，所述第一介质层的上表面与鳍的上表面齐平。此外，本专利技术还提供了根据上述制造方法形成的鳍式场效应晶体管，包括衬底；衬底上的鳍，所述鳍具有相対的第一端和第二端，以及相対的第三端和第四端；覆盖所述鳍第一端、第二端表面以及上表面的栅极；位于所述鳍第三端和第四端两侧的源漏区，其中源漏区和栅极的上表面在同一平面；在所述鳍上表面之上的栅极同源漏区之间的侧墙； 栅极及源漏区上的接触塞。可选地，还包括相邻源漏区之间的源漏隔离区，以及相邻栅极之间的栅隔离区。可选地，沿鳍第三端与第四端连线的方向上，所述栅极的边沿与所述源漏区的边沿不在一条直线上。与现有技术相比，上述技术方案具有以下优点本专利技术实施例的，在形成鳍后，在鳍上形成横跨鳍的伪栅条及伪栅条的侧墙，在伪栅条和侧墙的掩膜及隔离作用下，在侧墙内、外分别形成等高的栅极和源漏区，由于栅极和源漏区上表面在ー个平面上，形成接触塞时更容易对准，而且栅极和源漏区由侧墙隔离开，使对准更精确，解决接触塞对准不精确的问题，提高器件的AC性能。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图I为现有技术中鳍式场效应晶体管的结构示意图；图2为本专利技术实施例的鳍式场效应晶体管制造方法的流程图；图3-图31为本专利技术实施例公开的鳍式场效应晶体管制造方法的剖面图，其中包括俯视图以及俯视图的AA’向视图、BB’向视图和CC’向视图。 具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。为了解决鳍式场效应晶体管制造中接触塞对准不精确的问题，本专利技术提供了ー种鳍式场效应晶体管的制造方法，參考图2，图2示出了本专利技术鳍式场效应晶体管制造方法的流程图，以下结合图3-图31对本专利技术的制造方法进行详细说明，实施例中例举的方法为优选方案，是为了更好的说明和理解本专利技术，而不是限制本专利技术。在步骤SOI，提供衬底200。如图3所示，在本实施例中，所述衬底为SOI衬底200，SOI衬底200包括背衬底200a、埋氧层200b和顶层娃200c。在其他实施例中，所述衬底还可以为包括半导体层和绝缘层的衬底结构。在步骤S02，在所述衬底200内形成鳍202，以及在所述鳍202之外的衬底上形成第一介质层206,參考图4(俯视图)和图5(图4的AA’向视图)。具体地，首先，可以在顶层硅200c上形成帽层204，而后图形化所述帽层204，并以帽层204为硬掩膜，利用刻蚀技术，例如RIE (反应离子刻蚀)的方法，刻蚀顶层硅200c，从而在顶层硅200c内形成鳍202，可选地，可以进一歩去除帽层204，或者保留帽层204，以保护鳍在后续エ艺中不受其他エ艺的影响。而后，淀积介质材料，例如SiO2，并进行平坦化，例本文档来自技高网...

【技术保护点】
一种鳍式场效应晶体管的制造方法，其特征在于，包括：提供衬底；在所述衬底内形成鳍，以及在所述鳍之外的衬底上形成第一介质层；在所述第一介质层和鳍上形成横跨所述鳍的伪栅条，以及在伪栅条的两侧的侧壁上形成侧墙，以及在伪栅条和侧墙之外的第一介质层和鳍上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面；去除伪栅条两侧的覆盖层及第一介质层，以形成源漏开口，所述源漏开口暴露伪栅条两侧的鳍；填满所述源漏开口与伪栅条两侧的鳍一同形成源漏区；去除伪栅条，以及去除伪栅条下的第一介质层，以形成栅区开口，所述栅区开口暴露伪栅条下的鳍；填满所述栅区开口形成覆盖所述鳍的栅极，以使所述栅极同所述源漏区的上表面在同一平面；在所述栅极及源漏区上形成接触塞。

【技术特征摘要】

【专利技术属性】
技术研发人员：梁擎擎，钟汇才，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：