静电保护结构制造技术

本发明专利技术公开了一种静电保护结构，包含一N阱，一P阱；N阱中形成有第一P+扩散区、第二P+扩散区、第一N+扩散区、第二N+扩散区，第一P+扩散区、第二P+扩散区构成一PMOS管；N阱中的二P+扩散区之一、二N+扩散区之一同所述PMOS管的栅极短接用于接静电端；P阱中形成有第三P+扩散区、第四P+扩散区、第三N+扩散区、第四N+扩散区，第三N+扩散区、第四N+扩散区构成一NMOS管；P阱中的二N+扩散区之一、二P+扩散区之一同所述NMOS管的栅极短接用于接地端；N阱中的另外一个N+扩散区同P阱中的另外一个N+扩散区短接；N阱中的另外一个P+扩散区同P阱中的另外一个P+扩散区短接。本发明专利技术能方便有效地调节静电保护的触发电压，能有效的避免拴锁效应，静电放电能力强。

【技术实现步骤摘要】

本专利技术涉及半导体静电保护技术，特别涉及一种静电保护结构。
技术介绍
作为静电保护结构，硅控整流器(SCR)中寄生的三极管比金属-氧化物-半导体场效应管(MOSFET)有着更强的静电泄放能力，一般硅控整流器的静电泄放能力是MOSFET的5 7倍。图I所示为现有高触发电压硅控整流器的剖面结构示意图。在图I中，P+/高压N阱/高压P阱形成的寄生PNP管Vbp的集电极同时也是N+/高压P阱/高压N阱形成的寄生NPN管Vbn的基极；同样，N+/高压P阱/高压N阱形成的寄生NPN管Vbn的集电极也是P+/高压N阱/高压P阱形成的寄生PNP管Vbp的基极。图I中的寄生NPN管Vbn和PNP管Vbp组成的等效电路如图2所不。从图I和图2中可以看出，由P+/闻压N讲/闻压P阱形成的寄生PNP管Vbp和N+/高压P阱/高压N阱形成的寄生NPN管Vbn共同组成的硅控整流器的触发电压为高压N阱/高压P阱的反向击穿电压。通常高压N阱/高压P阱结的反向击穿电压比较高，因此，这种结构的应用受到了很大的限制。另外，由于硅控整流器本身开启后寄生NPN管和PNP管相互实现电流放大的正反馈，导致其导通电阻很低，放大倍数很大，发生骤回后的维持电压就会很低，一般在2 5V之间。而高压电路的正常工作电压远远在此之上，因此使用硅控整流器做高压静电保护电路，也易引发栓锁效应，且不易恢复。
技术实现思路
本专利技术要解决的技术问题是提供一种静电保护结构，能方便有效地调节静电保护的触发电压，能有效的避免拴锁效应的发生而导致的拴锁测试失效问题，并且静电放电能力强。为解决上述技术问题，本专利技术的静电保护结构，包含一 N阱，一 P阱，此两个阱相邻;所述N阱中，形成有第一 P+扩散区、第二 P+扩散区、第一 N+扩散区、第二 N+扩散区，所述第一 N+扩散区和第二 N+扩散区位于第一 P+扩散区和第二 P+扩散区两边，所述第一P+扩散区、第二 P+扩散区构成一 PMOS管，第一 P+扩散区、第二 P+扩散区分别作为该PMOS管的漏和源极，第一 P+扩散区、第二 P+扩散区之间的沟道区上方形成有该PMOS管的栅极；N阱中所述二 P+扩散区其中之一、所述二 N+扩散区其中之一同所述PMOS管的栅极短接用于接静电端；所述P阱中，形成有第三P+扩散区、第四P+扩散区、第三N+扩散区、第四N+扩散区，所述第三P+扩散区和第四P+扩散区位于第三N+扩散区和第四N+扩散区两边，所述第三N+扩散区、第四N+扩散区构成一 NMOS管，第三N+扩散区、第四N+扩散区分别作为该NMOS管的漏和源极，第三N+扩散区、第四N+扩散区之间的沟道区上方形成有该NMOS管的栅极；P阱中所述二 N+扩散区其中之一、所述二 P+扩散区其中之一同所述NMOS管的栅极短接用于接地端；所述N阱中的另外一个N+扩散区同所述P阱中的另外一个N+扩散区短接；所述N阱中的另外一个P+扩散区同所述P阱中的另外一个P+扩散区短接。所述N阱中的四个扩散区，到所述P阱的距离由近到远依次是第二 N+扩散区，第 二P+扩散区，第一 P+扩散区，第一 N+扩散区；所述P阱中的四个扩散区，到所述N阱的距离由近到远依次是第三P+扩散区，第三N+扩散区，第四N+扩散区，第四P+扩散区。所述N阱和P阱整体置于一 N型埋层中。本专利技术的静电保护结构，整个结构形成在N型埋层上，在N型埋层中形成PMOS管和NMOS管，利用其寄生的PNP管和NPN管作为触发硅控整流器的开关。而此PMOS管和NMOS管寄生的PNP管和NPN管的触发电压可由工艺的杂质注入进行调整，且达到P+/N阱的结击穿电压和N+/P阱的结击穿电压相同，能方便有效地调节静电保护的触发电压。本专利技术的静电保护结构整体的触发电压由PMOS管和NMOS管双重控制静电保护结构的触发，相对于单通过一种结进行触发的方式来说，本专利技术的静电保护结构由于用于触发的结面积增大，所需达到的触发电流会更大，一旦此触发电流高于进行拴锁测试时的电流，则可有效的避免拴锁效应的发生而导致的拴锁测试失效问题，同时由于用于触发的结面积的增大，其结所能承受的极限电流也相应提高，这对于一些具有上升速度更快而且峰值电流更高特点的静电电流的防护来说，相比较于通常的静电保护结构，静电放电能力强，其防护效果更好。附图说明下面结合附图及具体实施方式对本专利技术作进一步详细说明。图I是常见的硅控整流器的剖面结构示意图；图2是图I中的硅控整流器的寄生NPN和PNP管组成的等效电路图；图3是本专利技术的静电保护结构的等效电路；图4是本专利技术的静电保护结构第一实施例剖面结构示意图；图5是本专利技术的静电保护结构第二实施例剖面结构示意图。具体实施例方式本专利技术的静电保护结构，其等效电路如图3所示。本专利技术的静电保护结构，包含一 N阱，一 P阱，此两个阱相邻；所述N阱中，形成有第一 P+扩散区、第二 P+扩散区、第一 N+扩散区、第二 N+扩散区，所述第一 N+扩散区和第二 N+扩散区位于第一 P+扩散区和第二 P+扩散区两边，所述第一P+扩散区、第二 P+扩散区构成一 PMOS管，第一 P+扩散区、第二 P+扩散区分别作为该PMOS管的漏和源极，第一 P+扩散区、第二 P+扩散区之间的沟道区上方形成有该PMOS管的栅极；N阱中所述二 P+扩散区其中之一、所述二 N+扩散区其中之一同所述PMOS管的栅极短接用于接静电端；所述P阱中，形成有第三P+扩散区、第四P+扩散区、第三N+扩散区、第四N+扩散区，所述第三P+扩散区和第四P+扩散区位于第三N+扩散区和第四N+扩散区两边，所述第三N+扩散区、第四N+扩散区构成一 NMOS管，第三N+扩散区、第四N+扩散区分别作为该NMOS管的漏和源极，第三N+扩散区、第四N+扩散区之间的沟道区上方形成有该NMOS管的栅极；p阱中所述二 N+扩散区其中之一、所述二 P+扩散区其中之一同所述NMOS管的栅极短接用于接地端；所述N阱中的另外一个N+扩散区同所述P阱中的另外一个N+扩散区短接；所述N阱中的另外一个P+扩散区同所述P阱中的另外一个P+扩散区短接。所述N阱中的四个扩散区，到所述P阱的距离由近到远依次是第二 N+扩散区，第 二P+扩散区，第一 P+扩散区，第一 N+扩散区；所述P阱中的四个扩散区，到所述N阱的距离由近到远依次是第三P+扩散区，第三N+扩散区，第四N+扩散区，第四P+扩散区。第一实施例，如图4所示，N阱中所述第二 P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。第二实施例，如图5所示，N阱中所述第一 P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第三P+扩散区短接。第三实施例，N阱中所述第二 P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+本文档来自技高网...

【技术保护点】
一种静电保护结构，包含一N阱，一P阱，此两个阱相邻；其特征在于，所述N阱中，形成有第一P+扩散区、第二P+扩散区、第一N+扩散区、第二N+扩散区，所述第一N+扩散区和第二N+扩散区位于第一P+扩散区和第二P+扩散区两边，所述第一P+扩散区、第二P+扩散区构成一PMOS管，第一P+扩散区、第二P+扩散区分别作为该PMOS管的漏和源极，第一P+扩散区、第二P+扩散区之间的沟道区上方形成有该PMOS管的栅极；N阱中所述二P+扩散区其中之一、所述二N+扩散区其中之一同所述PMOS管的栅极短接用于接静电端；所述P阱中，形成有第三P+扩散区、第四P+扩散区、第三N+扩散区、第四N+扩散区，所述第三P+扩散区和第四P+扩散区位于第三N+扩散区和第四N+扩散区两边，所述第三N+扩散区、第四N+扩散区构成一NMOS管，第三N+扩散区、第四N+扩散区分别作为该NMOS管的漏和源极，第三N+扩散区、第四N+扩散区之间的沟道区上方形成有该NMOS管的栅极；P阱中所述二N+扩散区其中之一、所述二P+扩散区其中之一同所述NMOS管的栅极短接用于接地端；所述N阱中的另外一个N+扩散区同所述P阱中的另外一个N+扩散区短接；所述N阱中的另外一个P+扩散区同所述P阱中的另外一个P+扩散区短接。...

【技术特征摘要】
1.一种静电保护结构，包含一 N阱，一 P阱，此两个阱相邻；其特征在于， 所述N阱中，形成有第一 P+扩散区、第二 P+扩散区、第一 N+扩散区、第二 N+扩散区，所述第一 N+扩散区和第二 N+扩散区位于第一 P+扩散区和第二 P+扩散区两边，所述第一P+扩散区、第二 P+扩散区构成一 PMOS管，第一 P+扩散区、第二 P+扩散区分别作为该PMOS管的漏和源极，第一 P+扩散区、第二 P+扩散区之间的沟道区上方形成有该PMOS管的栅极；N阱中所述二 P+扩散区其中之一、所述二 N+扩散区其中之一同所述PMOS管的栅极短接用于接静电端； 所述P阱中，形成有第三P+扩散区、第四P+扩散区、第三N+扩散区、第四N+扩散区，所述第三P+扩散区和第四P+扩散区位于第三N+扩散区和第四N+扩散区两边，所述第三N+扩散区、第四N+扩散区构成一 NMOS管，第三N+扩散区、第四N+扩散区分别作为该NMOS管的漏和源极，第三N+扩散区、第四N+扩散区之间的沟道区上方形成有该NMOS管的栅极； P阱中所述二 N+扩散区其中之一、所述二 P+扩散区其中之一同所述NMOS管的栅极短接用于接地端； 所述N阱中的另外一个N+扩散区同所述P阱中的另外一个N+扩散区短接； 所述N阱中的另外一个P+扩散区同所述P阱中的另外一个P+扩散区短接。2.根据权利要求I所述的静电保护结构，其特征在于，所述N阱中的四个扩散区，到所述P阱的距离由近到远依次是第二 N+扩散区，第二 P+扩散区，第一 P+扩散区，第一 N+扩散区；所述P阱中的四个扩散区，到所述N阱的距离由近到远依次是第三P+扩散区，第三N+扩散区，第四N+扩散区，第四P+扩散区。3.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。4.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第一P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第三P+扩散区短接。5.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第二 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第一 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第三P+扩散区短接。6.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第一P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第二 P+扩散区同P阱中所述第四P+扩散区短接。7.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第三N+扩散区、所述第三P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第四N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第四P+扩散区短接。8.根据权利要求2所述的静电保护结构，其特征在于，N阱中所述第二P+扩散区、所述第一 N+扩散区同所述PMOS管的栅极短接用于接静电端；P阱中所述第四N+扩散区、所述第四P+扩散区同所述NMOS管的栅极短接用于接地端；N阱中所述第二 N+扩散区同P阱中所述第三N+扩散区短接；N阱中所述第一 P+扩散区同P阱中所述第三P+扩散区短接。9.根据权利...

【专利技术属性】
技术研发人员：苏庆，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：