不具有专用预充电晶体管的差分读出放大器制造技术

本发明专利技术涉及一种不具有专用预充电晶体管的差分读出放大器，这种用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器包括：第一CMOS反相器，其具有连接到第一位线(BL)的输出端和连接到与所述第一位线互补的第二位线(/BL)的输入端；第二CMOS反相器，其具有连接到所述第二位线(/BL)的输出端和连接到所述第一位线(BL)的输入端，每个CMOS反相器包括上拉晶体管(M21，M22)和下拉晶体管(M31，M32)，所述读出放大器具有被设置为分别耦合到第一位线和第二位线(BL，/BL)的一对预充电晶体管，以便将所述第一位线和第二位线(BL，/BL)预充电到预充电电压，其中所述预充电晶体管由上拉晶体管(M21，M22)或者下拉晶体管(M31，M32)构成。

【技术实现步骤摘要】

本专利技术一般而言涉及半导体存储器，更特别地，涉及一种用于感测存储在存储器单元阵列的多个存储器单元中的数据的读出放大器(sense amplifier)。
技术介绍
半导体存储器用于计算机、服务器、诸如移动电话等手持设备、打印机和许多其他电子设备和应用。半导体存储器在存储器阵列中包括多个存储器单元，每个存储单元存储信息的至少一位。动态随机存取存储器(DRAM)为这种半导体存储器的实例。本专利技术优选地具体表现为DRAM。因此，接下来的描述是参考作为非限制性示例的DRAM进行的。读出放大器用于通过被称为位线的线对多个存储器单元寻址。常规的读出放大器更具体而言是差分放大器，所述差分放大器利用位线和用作参考线的互补位线来工作，以 检测和放大一对位线上的电压差。如图I所示，常规的读出放大器电路包括以体硅CMOS技术制造的i^一个晶体管T21、T22、T31、T32、T10、T40、T50、T61、T62、T72、T71。读出放大器用于感测和回写存储器单元中所存储的数据，以及读取所述数据并且在单元中写入新的数据。通过字线WL对存储器单元C寻址，所述字线WL控制单元存取晶体管Mc的栅极，所述单元存取晶体管Mc将单元C连接到位线BL。为了简化起见，在读出放大器的左手侧从单元阵列只显示了一条字线WL和一个存储器单元C。常规的读出放大器通常包括-第一CMOS反相器，其具有连接到位线BL的输出端和连接到互补位线/BL的输入端，-第二CMOS反相器，其具有连接到互补位线/BL的输出端和连接到位线BL的输入端，每个CMOS反相器包括-具有漏极和源极的上拉晶体管T21、T22，以及-具有漏极和源极的下拉晶体管T31、T32，每个CMOS反相器的上拉晶体管T21、T22和下拉晶体管T31、T32具有公共漏极。下拉晶体管T31、T32的源极连接到脚部开关晶体管(foot switch transistor)T40，脚部开关晶体管T40自身连接到提供低电源电压V^ipply(通常处于低电压电平V■，其被称为地GND)的下拉电压源并且受脚部开关控制信号(Ksw控制。低电源电压'supply的地电平用作读出放大器中的其他电压电平的参考。在图I所示的电路中，脚部开关晶体管T40为N-MOS晶体管。当脚部开关控制信号(Ksw为高时，脚部开关晶体管T40导通，地电压被传输到下拉晶体管T31、T32的公共源极节点。当脚部开关控制信号0NSW为低时，脚部开关晶体管T40截止，下拉晶体管T31、T32的公共源极节点不被下拉。上拉晶体管T21、T22的源极连接到头部开关晶体管(head switch transistor)T10，头部开关晶体管TlO自身连接到提供高电源电压Vllsupply(通常处于高电压电平V■，例如VDD)的上拉电压源并且被头部开关控制信号Ctpsw控制。在图I所示的电路中，头部开关晶体管TlO为P-MOS晶体管。当头部开关控制[目号小PSW为低时，头部开关晶体管TlO导通，高电源电压Vllsupply被传输到上拉晶体管T21、T22的源极。当控制信号C^psw为高时，头部开关晶体管TlO截止，上拉晶体管T21、T22的公共源极节点不被上拉，即上拉晶体管T21、T22的公共源极节点的电压是悬空(floating)的。当头部开关晶体管TlO和脚部开关晶体管T40都被关闭时，即头部开关控制信号^psw为高且脚部开关控制信号0NSW为低时，读出放大器中的全部节点都是悬空的。读出放大器还包括一对专用预充电晶体管T61、T62，其分别耦合到位线BL和互补位线/BL，并且被设置成将位线BL、/BL预充电到预充电电压VrcH，该预充电电压Vpqi通常处于高电源电压Vllsupply和低电源电压'supply之间的平均值。该平均值通常为高电源电压VHsupply高值的一半，即Vbui/2，因为低电源电压Isupply的低电压电平Vi用作其他电压的参 考，即= 0，高电源电压vHsupply和低电源电压Vwly则通常分别处于其高电压电平和低电压电平。预充电控制信号0rcH被施加到所述预充电晶体管T61、T62的栅极。读出放大器还包括均衡晶体管T50，其源极端/漏极端分别耦合到位线BL、/BL其中之一，其栅极被均衡控制信号控制。图I所示的电路的均衡晶体管50为N-MOS型晶体管。读出放大器还包括两个专用传输门晶体管(pass-gate transistor)T71、172,其栅极被译码控制信号Ydk控制。传输门晶体管171、172的每一个将位线BL、/BL其中之一连接到也被称为输入-输出线(in-out line)的全局位线(global bit line)I0、/I0。传输门晶体管171、T72用于在位线BL、/BL和全局位线10、/10之间传递数据。尽管读出放大器在技术上是必需的，但是从经济的观点看来，读出放大器可被当作存储器阵列的服务电路，因此被当作增加整个电路的面积、从而也增加其制造成本的支出。因此，不断进行努力以使这种读出放大器的面积消耗最小化。
技术实现思路
本专利技术的目的在于提出一种简化的鲁棒存储器读出放大器。为此目的，根据第一方面，本专利技术提出一种差分读出放大器，这种用于感测存储器单元阵列的多个存储器单元中存储的数据的差分读出放大器包括-第一CMOS反相器，其具有连接到第一位线的输出端和连接到与所述第一位线互补的第二位线的输入端，-第二CMOS反相器，其具有连接到第二位线的输出端和连接到第一位线的输入端，每个CMOS反相器包括-具有漏极和源极的上拉晶体管，以及-具有漏极和源极的下拉晶体管，每个CMOS反相器的上拉晶体管和下拉晶体管具有公共漏极，所述读出放大器具有被设置为分别耦合到所述第一位线和第二位线的一对预充电晶体管，以便将所述第一位线和第二位线预充电到预充电电压，其中所述预充电晶体管由所述上拉晶体管或所述下拉晶体管构成。该读出放大器的其他优选但非限制性的方面如下-所述上拉晶体管和所述下拉晶体管为至少具有第一控制栅和第二控制栅的多栅晶体管，以及其中〇所述上拉晶体管的第二控制栅被上拉第二控制信号驱动，〇所述下拉晶体管的第二控制栅被下拉第二控制信号驱动；-在包括通过绝缘层与基底衬底隔开的半导体材料薄层的绝缘体上半导体衬底上制造所述差分读出放大器，以及其中所述第二控制栅为形成在绝缘层下方的基底衬底中的背控制栅；或者-所述晶体管为具有独立双栅的FinFET器件； -所述读出放大器进一步包括均衡晶体管，所述均衡晶体管的源极和漏极分别耦合到所述第一位线和第二位线其中之一；-所述均衡晶体管为至少具有连接到一起的第一控制栅和第二控制栅的多栅晶体管；-所述均衡晶体管为实际上设置在所述上拉晶体管之间的P-MOS型晶体管；-所述下拉晶体管的源极电耦合并连接到下拉电压源，在所述下拉晶体管的源极与所述下拉电压源之间不存在中间晶体管，或者所述上拉晶体管的源极电耦合并连接到上拉电压源，在所述上拉晶体管的源极与所述上拉电压源之间不存在中间晶体管；-所述读出放大器进一步包括一对传输门晶体管，该对传输门晶体管被设置成将所述第一位线和第二位线连接到第一全局位线和第二全局位线，以便分别在所述第一位线和第二位线与所述第一全局位线和第二全局位线之间传递数据，其中所述传输门晶本文档来自技高网...

【技术保护点】
一种用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，包括：第一CMOS反相器，其具有连接到第一位线(BL)的输出端和连接到与所述第一位线互补的第二位线(/BL)的输入端，第二CMOS反相器，其具有连接到所述第二位线(/BL)的输出端和连接到所述第一位线(BL)的输入端，每个CMOS反相器包括：具有漏极和源极的上拉晶体管(M21，M22)，以及具有漏极和源极的下拉晶体管(M31，M32)，每个CMOS反相器的上拉晶体管(M21，M22)和下拉晶体管(M31，M32)具有公共漏极，所述读出放大器具有被设置为分别耦合到所述第一位线和第二位线(BL，/BL)的一对预充电晶体管，以便将所述第一位线和第二位线(BL，/BL)预充电到预充电电压，其特征在于，所述预充电晶体管由所述上拉晶体管(M21，M22)或者由所述下拉晶体管(M31，M32)构成。

【技术特征摘要】
2011.04.26 FR 11535741.一种用于感测存储器单元阵列的多个存储器単元(C)中存储的数据的差分读出放大器，包括 第一 CMOS反相器，其具有连接到第一位线(BL)的输出端和连接到与所述第一位线互补的第二位线(/BL)的输入端， 第二 CMOS反相器，其具有连接到所述第二位线(/BL)的输出端和连接到所述第一位线(BL)的输入端， 每个CMOS反相器包括 具有漏极和源极的上拉晶体管(M21，M22)，以及 具有漏极和源极的下拉晶体管(M31，M32)， 每个CMOS反相器的上拉晶体管(M21，M22)和下拉晶体管(M31，M32)具有公共漏极，所述读出放大器具有被设置为分别耦合到所述第一位线和第二位线(BL，/BL)的ー对预充电晶体管，以便将所述第一位线和第二位线(BL，/BL)预充电到预充电电压， 其特征在于，所述预充电晶体管由所述上拉晶体管(M21，M22)或者由所述下拉晶体管(M31, M32)构成。2.根据权利要求I所述的用于感测存储器单元阵列的多个存储器単元(C)中存储的数据的差分读出放大器，其中所述上拉晶体管(M21，M22)和所述下拉晶体管(M31，M32)为至少具有第一控制栅和第二控制栅的多栅晶体管，以及其中 所述上拉晶体管(M21，M22)的第二控制栅被上拉第二控制信号(小-)驱动， 所述下拉晶体管(M31，M32)的第二控制栅被下拉第二控制信号(￠-)驱动。3.根据权利要求2所述的用于感测存储器单元阵列的多个存储器単元(C)中存储的数据的差分读出放大器，其中在包括通过绝缘层与基底衬底隔开的半导体材料薄层的绝缘体上半导体衬底上制造所述差分读出放大器，以及其中所述第二控制栅为形成在所述绝缘层下方的所述基底衬底中的背控制栅。4.根据权利要求2所述的用于感测存储器单元阵列的多个存储器単元(C)中存储的数据的差分读出放大器，其中所述晶体管为具有独立双栅的FinFET器件。5.根据权利要求2至4中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，进ー步包括均衡晶体管(M50)，所述均衡晶体管(M50)的源极和漏极分别耦合到所述第一位线和第二位线(BL，/BL)其中之一。6.根据权利要求5所述的用于感测存储器单元阵列的多个存储器単元(C)中存储的数据的差分读出放大器，其中所述均衡晶体管(M50)为至少具有连接到一起的第一控制栅和第二控制栅的多栅晶体管。7.根据权利要求5至6中任一项所述的用于感测存储器单元阵列的多个存储器単元 >C)中存储的数据的差分读出放大器，其中所述均衡晶体管(M50)为实际上设置在所述上拉晶体管(M21，M22)之间的P-MOS型晶体管。8.根据权利要求2至7中任一项所述的用于感测存储器单元阵列的多个存储器単元(C)中存储的数据的差分读出放大器，其中 所述下拉晶体管(M31，M32)的源极电耦合并连接到下拉电压源，在所述下拉晶体管(M31, M32)的源极与所述下拉电压源之间不存在中间晶体管，或者 所述上拉晶体管(M21，M22)的源极电耦合并连接到上拉电压源，在所述上拉晶体管(M21, M22)的源极与所述上拉电压源之间不存在中间晶体管。9.根据权利要求2至8中任一项所述的用于感测存储器单元阵列的多个存储器単元(C)中存储的数据的差分读出放大器，进ー步包括一对传输门晶体管(M71，M72)，该对传输门晶体管(M71，M72)被设置成将所述第一位线和第二位线(BL，/BL)连接到第一全局位线和第二全局位线(10，/10)，以便分别在所述第一位线和第二位线(BL，/BL)与所述第一全局位线和第二全局位线(10，/10)之间传递数据，其中所述传输门晶体管(M71，M72)为至少具有连接到一起的第一控制栅和第二控制栅的多栅晶体管。10.根据权利要求2至8中任一项所述的用于感测存储器单元阵列的多个存储器単元(C)中存储的数据的差分读出放大器，具有一对传输门晶体管，该对传输门晶体管被设置成将所述第一位线和第二位线(BL，/BL)连...

【专利技术属性】
技术研发人员：R·费朗，R·特维斯，
申请(专利权)人：SOITEC公司，
类型：发明
国别省市：