本发明专利技术属于DRAM技术领域，具体为一种DRAM的读出放大器的控制电路及包括其的DRAM。本发明专利技术的读出放大器的控制电路包括控制信号生成电路，与所述DRAM（动态随机存取存储器）的存储单元相应的冗余单元，以及冗余字线驱动模块；其中，所述冗余单元的位线延迟与所述存储单元的位线延迟相匹配。本发明专利技术的DRAM包括存储阵列、所述存储阵列中的存储单元的读通路；所述存储阵列中还包括冗余单元，所述DRAM还包括所述读出放大器的控制电路。该DRAM的读操作速度大为提高。
【技术实现步骤摘要】
本专利技术属于DRAM
，具体涉及DRAM的读出放大器的控制电路，尤其涉及ー种包括冗余单元的读出放大器的控制电路，以及包括该控制电路的DRAM。
技术介绍
DRAM (Dynamic Random Access Memory,动态随机存取存储器)已经被广泛地应用于计算机等电子产品中，其技术发展周期较长，相对成熟。但是，由于DRAM是基于电荷来存储信息的存储器，其读操作相对较慢。随着对DRAM的速度的要求越来越高，当前的主要手段是通过对DRAM不断地按比例缩小(scaling down)来提高读速度。通常地，DRAM包括存储阵列以及外围电路(用于实现读、写和刷新等操作的控制)，存储阵列同样是由多个存储单元按行和列的形式排列组成，每个存储单元被设置于相应耦合的位线和字线之间的交叉处。具体地，存储单元通常包括一个存取晶体管T(具有选通作用)和用于存储电荷的电容C。外围电路依据外部命令、通过对所选中的位线和字线偏置相应电信号，以实现对其中某一地址的存储单元的操作。其中，DRAM的外围电路包括译码器(例如行译码器和列译码器)、位线驱动模块、字线驱动模块、逻辑控制模块以及读出放大器(例如灵敏放大器，SA)，读出放大器耦合至存储阵列上，其用于执行从/向被选择的存储单元读出/写入操作。读出放大器的输出同时还耦合至DRAM的I/O缓冲器中。在读操作过程中，读出放大器是否开始工作，由其使能控制信号来控制。图I所示为现有技术的读出放大器的使能控制信号的生成电路模块结构示意图。在该模块中，读出放大器为常规的SA (Sense Amplifier,灵敏放大器),该使能控制信号的生成电路也即SA的控制电路，主要地包括由反相器链构成的延迟模块101和控制信号生成模块102。外部激活信号(ACT，Active Signal)(在这可以称为“读操作启动信号、读操作激活信号”等)可以是由外围电路的译码器输出，其由延迟模块101输出至控制信号生成模块102，控制信号生成模块102输出控制信号SA_ctrl至SA，从而控制SA是否启动。图I所示的SA控制电路主要有如下缺点 第一个方面，控制信号SA_ctrl的延迟主要包括延迟模块101所产生的延迟tl以及由控制信号生成模块102所产生的延迟t2，通过调节延迟模块101中反相器的级数，可以调节延迟tl的大小。在现有的读操作中，为保证读操作的可靠性，与SA耦合的位线对的电压差必须达到使SA能正常工作的幅度(Λ V)后、然后再等待一段时间才让SA开启工作，该段等待的时间通常也被包括在tl和t2的延迟中。因此，这段等待会降低读操作的速度。第二个方面，通常地，DRAM中，存储阵列中的エ艺特征尺寸相比于外围电路的エ艺特征尺寸要小，并且，不可避免地，在DRAM的制备过程存在エ艺波动现象，这ー现象也随着技术进步、エ艺特征尺寸不断按比例縮小而变得明显。由于エ艺波动现象的存在，各个存储単元的位线延迟与外围电路的延迟模块101的延迟(tl)难以固定匹配。图2所示为存储単元的位线延迟与延迟模块的延迟随エ艺波动的变化示意图，其中，横坐标表示各种エ艺类型，纵坐标表示存储单元的位线延迟(tfi)与延迟模块的延迟(tl)的比值。从图2中可以看出，位线延迟(tft)与延迟模块的延迟(tl)的比值并不是固定匹配于某ー值，其波动范围也随エ艺类型的变化而波动比较大。因此，在各种エ艺类型下的エ艺波动，会导致延迟模块的延迟tl难以跟踪存储単元的位线的延迟，从而，通过调节反相器的级数来调节tl、进而准确匹配存储单元的位线延迟是难以实现的。在现有技术中，不得不采用最坏情况下的延迟模块的延迟tl (也即选择最长的tl)来提供控制信号SA_ctrl，这也会降低DRAM的读操作的速度。有鉴于此，有必要针对DRAM的读出放大器提出ー种新型的控制电路以产生使能控制信号。
技术实现思路
本专利技术的目的在于提供一种能提高DRAM读操作速度的读出放大器的控制电路，同时进ー步提供包含该控制电路的DRAM。 按照本专利技术的一方面，提供一种动态随机存取存储器的读出放大器的控制电路，所述控制电路包括控制信号生成电路，所述控制电路还包括与所述动态随机存取存储器的存储单元相应的冗余単元、以及冗余字线驱动模块； 其中，所述冗余単元的位线延迟与所述存储単元的位线延迟相匹配。按照本专利技术提供读出放大器的控制电路的优选实施例，其中，所述控制电路还包括第一延迟模块，所述第一延迟模块用于产生第一延迟，并且，使该第一延迟与所述控制信号生成电路所产生的延迟、冗余字线驱动模块所产生的延迟的和，匹配于所述存储单元的读通路的外围电路部分所产生的延迟。所述冗余単元的位线延迟与所述存储単元的位线延迟被匹配为相等，所述第一延迟与所述控制信号生成电路所产生的延迟、冗余字线驱动模块所产生的延迟的和被匹配为等于所述存储单元的读通路的外围电路部分的所产生的延迟。较佳地，所述第一延迟模块由若干级串联的反相器组成的反相器链形成。较佳地，通过设置所述反相器链的反相器的级数以调节所述第一延迟。较佳地，所述读出放大器为交叉耦合型灵敏放大器。按照本专利技术提供读出放大器的控制电路的又一优选实施例，其中，所述控制信号生成电路包括上拉信号生成単元和下拉信号生成単元；所述上拉信号生成単元所产生的延迟与所述字线驱动模块所产生的延迟的和，匹配于所述存储单元的读通路的外围电路部分所产生的延迟；所述下拉信号生成単元所产生的延迟与所述字线驱动模块所产生的延迟的和，匹配于所述存储单元的读通路的外围电路部分所产生的延迟。具体地，所述读通路的外围电路部分包括第二延迟模块以及字线驱动模块。其中，所述存储単元的位线延迟为所述存储单元的存储电荷使其所耦接的位线对的电压差达到使所述读出放大器能正常工作的幅度所需要的时间，所述冗余単元的位线延迟为所述冗余単元的存储电荷使其所耦接的位线对的电压差达到使反相器能够工作的幅度所需要求的时间。较佳地，使所述读出放大器能正常工作的幅度基本等于使反相器能够工作的幅度。较佳地，所述冗余単元在读操作过程中始終存储“O”或始終存储“ I ”。按照本专利技术的又一方面，提供一种动态随机存取存储器，其包括存储阵列、所述存储阵列中的存储单元的读通路，其中，所述存储阵列中还包括冗余単元，其中所述动态随机存取存储器还包括以上所述及的任ー种读出放大器的控制电路。较佳地，所述存储単元和所述冗余単元在所述动态随机存取存储器的存储阵列中同时制备形成。具体地，所述读通路包括第二延迟模块以及字线驱动模块。较佳地，所述存储単元的读通路所产生的延迟与所述读出放大器的控制电路所产生的延迟相等。本专利技术的技术效果是，通过在存储单元的读出放大器的控制电路中增加冗余单元，从而，通过冗余単元的位线延迟来匹配于存储単元的位线延迟，控制电路其他延迟与存 储单元的读通路的外围电路的延迟相匹配。因此，一方面，控制电路的延迟能有效跟踪存储単元的读通路的延迟，并且能随时跟踪エ艺波动所导致的读通路的延迟的变化；另一方面，一旦存储单元的位线电压差达到读出放大器可以工作的幅度(Λ V)，即可立即启动读出放大器。从而，该DRAM的读操作速度可以大大提高。附图说明从结合附图的以下详细说明中，将会使本专利技术的上述和其它目的及优点更加完全清楚，其中，相同或相似的要素采用相同本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种动态随机存取存储器的读出放大器的控制电路，所述控制电路包括控制信号生成电路，其特征在于，所述控制电路还包括与所述动态随机存取存储器的存储单元相应的冗余单元、以及冗余字线驱动模块； 其中，所述冗余单元的位线延迟与所述存储单元的位线延迟相匹配。2.如权利要求I所述的读出放大器的控制电路，其特征在于，所述控制电路还包括第一延迟模块，所述第一延迟模块用于产生第一延迟，并且，该第一延迟与所述控制信号生成电路所产生的延迟、冗余字线驱动模块所产生的延迟之和，与所述存储单元的读通路的外围电路部分所产生的延迟匹配。3.如权利要求2所述的读出放大器的控制电路，其特征在于，所述冗余单元的位线延迟与所述存储单元的位线延迟被匹配为相等，所述第一延迟与所述控制信号生成电路所产生的延迟、冗余字线驱动模块所产生的延迟之和，被匹配为等于所述存储单元的读通路的外围电路部分所产生的延迟。4.如权利要求2所述的读出放大器的控制电路，其特征在于，所述第一延迟模块为由若干级串联的反相器组成的反相器链。5.如权利要求4所述的读出放大器的控制电路，其特征在于，通过设置所述反相器链的反相器的级数以调节所述第一延迟。6.如权利要求I或2所述的读出放大器的控制电路，其特征在于，所述读出放大器为交叉耦合型灵敏放大器。7.如权利要求6所述的读出放大器的控制电路，其特征在于，所述控制信号生成电路包括上拉信号生成单元和下拉信号生成单元；所述上拉信号生成单元所产生的延迟与所述字线驱动模块所产生的延迟之和，与所述存储单元的读通路的外围电路部分所产生的延迟匹配，所述下拉...
【专利技术属性】
技术研发人员：解玉凤，林殷茵，薛晓勇，孟超，
申请(专利权)人：复旦大学，
类型：发明
国别省市：
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