阻变存储器单元及其制造方法技术

一种阻变存储器单元及其制造方法，该阻变存储器单元包括具有顶电极、底电极以及形成在所述顶电极和底电极之间的阻变层的阻变存储器，具有源极、漏极和栅极的MOS管。所述阻变存储器的底电极由硅基材料形成，并且所述MOS管的源极连接到所述底电极。本发明专利技术的阻变存储器单元能够利用传统的CMOS工艺及设备进行制造，因而能够简化工艺步骤，降低制造成本，便于大规模生产。

【技术实现步骤摘要】

本专利技术属于半导体集成电路及其制造
，涉及一种。特别的，涉及一种能够利用与传统的CMOS工艺兼容的工艺制造的。
技术介绍
阻变存储器(RRAM)是一种利用电阻变化实现高速度(<5ns)、低操作电压(< IV)工作的新型非挥发性存储器，其具有高存储密度、易于集成等优点。RRAM器件的典型结构通常为电极-绝缘体-电极，即在两层电极之间加入一层具有阻变特性的介质薄膜材料，这些阻变材料一般是金属氧化物，常见的有NiO，Ti02, Hf02, Zr02, W03, Ta205等。 RRAM器件的工作方式是利用外加电压控制阻变材料的电阻值在高、低电阻态之间转换，以实现数据的写入和擦除。标准CMOS工艺是一种广泛应用于集成电路生产的制造工艺，一般利用光刻，刻蚀，注入，扩散等工艺形成图形和结构，实现器件功能。现有的CMOS制造工艺经过多年发展，具有技术成熟、通用性好、成品率高等优点。现有技术中已经存在多种制造阻变存储器的工艺，但是，传统的阻变存储器制造工艺都较为复杂，并且与现有的CMOS工艺不具有兼容性，因而不利于大规模制造高集成、高密度的阻变存储器芯片。此外，大规模集成存储器电路经常需要一个MOS管和一个阻变存储器串联形成的阻变存储器单元(ITlR)，或者由两个MOS管串联形成的CMOS反向器单元(ITlT)。传统的阻变存储器制造工艺是在钼电极上淀积阻变材料以生产阻变器件。但是，钼电极刻蚀难度高，导致对整体制造工艺要求高，工艺难度大。此外，钼电极材料昂贵，导致制造成本高。另外，现有技术中，阻变存储器单元的MOS管和阻变存储器分别采用不同的工艺和设备制造，因而需要两套不同的设备分别制造，导致制造成本难以降低。上述问题说明，现有的阻变存储器单元制造工艺无法实现大规模、低成本的制造阻变存储器单元，不能满足大规模工业生产的要求。
技术实现思路
本专利技术的目的是提供一种，通过对现有技术中的阻变存储器单元的结构改进，使得能够利用现有的CMOS工艺生产阻变存储器单元，从而节省生产成本。根据本专利技术的一个方面，提供了一种阻变存储器单元的制造方法，所述阻变存储器单元包括具有顶电极、底电极以及形成在所述顶电极和底电极之间的阻变层的阻变存储器，以及具有源极、漏极和栅极的MOS管，所述方法包括下述步骤在一硅基衬底上进行P型掺杂；在所述硅基衬底上要形成阻变存储器的第二区域上进行P型掺杂或N型掺杂以形成底电极；在所述底电极上形成一层或多层金属氧化物材料以形成阻变层；在所述阻变层上淀积导电材料以形成顶电极；在所述硅基衬底上要形成MOS管的第一区域上淀积绝缘介质以形成栅介质层；在所述栅介质层上淀积导电材料以形成栅极；在所述第一区域的硅基衬底上进行N型掺杂以形成源极和漏极；在所述底电极和所述源极之间形成连接线，以连接所述底电极和所述源极。根据本专利技术的另一个方面，提供了一种阻变存储器单元的制造方法，所述阻变存储器单元包括具有顶电极、底电极以及形成在所述顶电极和底电极之间的阻变层的阻变存储器，以及具有源极、漏极和栅极的MOS管，并且所述源极和所述底电极由N型掺杂硅一体形成为一共用区域，所述方法包括下述步骤在一硅基衬底上进行P型掺杂；在所述硅基衬底的要形成MOS管的区域上淀积绝缘介质以形成栅介质层；在所述栅介质层上淀积导电材料以形成栅极；在所述硅基衬底上进行N型掺杂以形成所述漏极和共用区域；在所述共用区域上形成一层或多层金属氧化物材料以形成阻变层；在所述阻变层上淀积导电材料以形成顶电极。其中，所述形成阻变层的步骤是在所述共用区域上淀积一层或多层金属氧化物材、料以形成阻变层。可选的，所述形成阻变层的步骤是在所述共用区域上淀积金属，然后在氧气中进行退火处理以形成所述金属氧化物材料层。其中，所述P型掺杂或N型掺杂的掺杂浓度为101° 1021cnT3。可选的，在所述形成阻变层的步骤之后，还包括对阻变层掺杂铝或钆的步骤。其中，所述金属氧化物材料包括氧化铪、氧化钛、氧化锆、氧化锌、氧化钨或氧化钽的其中之一或它们的组合。根据本专利技术的另一个方面，提供了一种阻变存储器单元，该阻变存储器单元包括阻变存储器，其包括顶电极、底电极以及形成在所述顶电极和底电极之间的阻变层；M0S管，其包括源极、漏极和栅极，用于控制所述阻变存储器的数据的读取和写入；其中，所述阻变存储器的底电极由P型掺杂硅或N型掺杂硅形成，并且所述MOS管的源极通过一连接线连接到所述底电极。其中，所述P型掺杂硅或N型掺杂硅的掺杂浓度在101° IO21CnT3范围内。根据本专利技术的另一个方面，提供了一种阻变存储器单元，该阻变存储器单元包括阻变存储器，其包括顶电极、底电极以及形成在所述顶电极和底电极之间的阻变层；M0S管，其包括源极、漏极和栅极，用于控制所述阻变存储器的数据的读取和写入；其中，所述源极和所述底电极由N型掺杂硅一体形成为一共用区域。其中，所述N型掺杂硅的掺杂浓度在101° IO21CnT3范围内。可选的，本专利技术的阻变存储器单元的阻变层中掺杂有铝或钆。所述阻变存储器单元的阻变层由包括氧化铪、氧化钛、氧化锆、氧化锌、氧化钨或氧化钽的其中之一或它们的组合在内的金属氧化物材料形成。与传统的阻变存储器制造工艺不同的是，根据本专利技术的阻变存储器单元采用硅基材料作为阻变存储器的底电极，从而使得阻变层的制造工艺与现有技术中的MOS管栅介质的制造工艺类似。这样，只需要对传统的CMOS工艺进行适当的微小改动就可以进行阻变存储器的生产和制造，并且同时保证阻变存储器的制造工艺与现有的CMOS工艺的兼容。另外，由于能够利用现有的CMOS工艺对阻变存储器单元中的阻变存储器的制造工艺进行改进，将能够容易的利用现有的CMOS工艺设备制造阻变存储器单元，从而能够大大降低制造成本，有利于大规模生产高密度高集成的阻变存储器芯片。进而，也能够采用相同的工艺和设备同时制造阻变存储器单元中的MOS管和阻变存储器，这样可以大大节省工艺时间，提闻了制造效率。此外，本专利技术的阻变存储器单元采用硅基材料作为阻变存储器的底电极，而没有采用现有技术中较昂贵的钼电极，因为降低了制造成本。附图说明图I显示了本专利技术的阻变存储器单元的结构示意图；图2 图7显示了根据本专利技术第一实施例的阻变存储器单元的制造方法；其中图2显示了 MOS管沟道区和阻变存储器底电极的形成过程； 图3显示了阻变存储器阻变层及顶电极的形成过程；图4显示了 MOS管的栅介质层和栅极的形成过程；图5显示了 MOS管和阻变存储器的侧墙隔离的形成过程；图6显示了 MOS管的源极和漏极的形成过程；图7显示了阻变存储器单元的金属连线的形成过程；图8 图12显示了根据本专利技术第二实施例的阻变存储器单元的制造方法；其中图8显示了 MOS管的沟道区、栅介质层和栅极的形成过程；图9显示了 MOS管的侧墙隔离的形成过程；图10显示了 MOS管的漏极以及源极和阻变存储器底电极的共用区域的形成过程;图11显示了阻变存储器的阻变层和顶电极的形成过程；图12显示了阻变存储器单元的金属连线的形成过程。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本专利技术进一步详细说明。金属氧化物的阻变现象是由其内部存在的细丝形导电通道的连通和断开导致的，其中导电通道是由氧空位缺陷本文档来自技高网...

【技术保护点】
一种阻变存储器单元的制造方法，所述阻变存储器单元包括具有顶电极、底电极以及形成在所述顶电极和底电极之间的阻变层的阻变存储器，以及具有源极、漏极和栅极的MOS管，所述方法包括下述步骤：在一硅基衬底上进行P型掺杂；在所述硅基衬底上要形成阻变存储器的第二区域上进行P型掺杂或N型掺杂以形成底电极；在所述底电极上形成一层或多层金属氧化物材料以形成阻变层；在所述阻变层上淀积导电材料以形成顶电极；在所述硅基衬底上要形成MOS管的第一区域上淀积绝缘介质以形成栅介质层；在所述栅介质层上淀积导电材料以形成栅极；在所述第一区域的硅基衬底上进行N型掺杂以形成源极和漏极；在所述底电极和所述源极之间形成连接线，以连接所述底电极和所述源极。

【技术特征摘要】

【专利技术属性】
技术研发人员：康晋锋，陈冰，高滨，张飞飞，陈沅沙，刘力锋，刘晓彦，韩汝琦，
申请(专利权)人：北京大学，
类型：发明
国别省市：