半导体结构的形成方法技术

一种半导体结构的形成方法，包括步骤：提供基底，在所述基底上形成氮化硅层和氧化硅层交替分布的多层堆叠结构；对所述堆叠结构进行等离子体刻蚀，偏置功率源以脉冲的方式输出偏置功率，当偏置功率源打开时，刻蚀部分所述堆叠结构，形成刻蚀孔，当偏置功率源关闭时，在已形成的刻蚀孔的侧壁和底部形成聚合物，重复偏置功率源打开和偏置功率源关闭的过程，直至形成通孔。刻蚀步骤和聚合物形成步骤交替进行，刻蚀形成部分深度的刻蚀孔后，会相应的在刻蚀孔的侧壁形成聚合物，后续沿刻蚀孔继续刻蚀堆叠结构时，保护已形成的刻蚀孔不会被过刻蚀，从而使最终形成的通孔保持垂直的侧壁形貌。

【技术实现步骤摘要】

本专利技术涉及半导体制作领域，特别涉及一种。
技术介绍
随着集成电路向亚微米尺寸发展，器件的密集程度和工艺的复杂程度不断增加，对工艺过程的严格控制变得更为重要。其中，通孔作为多层金属层间互连以及器件有源区与外界电路之间的连接的通道，由于其在器件结构组成中具有的重要作用，使得通孔的形成工艺历来为本领域技术人员所重视。图广图3为现有通孔形成过程的结构示意图。 参考图1，提供半导体衬底100，在所述半导体衬底上形成待刻蚀材料层101，所述待刻蚀材料层101为单层结构或多层堆叠结构，例如所述待刻蚀材料层101为氮化硅层和氧化娃层交替分布的多层堆叠结构；在所述待刻蚀材料层101表面形成掩膜层102,所述掩膜层102具有暴露待刻蚀材料层101表面的开口 103。参考图2，采用等离子体刻蚀工艺，沿开口 103刻蚀所述待刻蚀材料层101，形成通孔104，等离子体刻蚀采用的气体为CF4或C4F8。然而，在实际的生产发现，随着器件的尺寸的缩小，通孔的尺寸也随之缩小，尤其是采用现有的等离子体刻蚀工艺在形成具有高的深宽比的通孔时，容易使形成的通孔104的侧壁具有如图3所述的波浪形缺陷。更多关于通孔的形成方法，请参考公开号为US2009/0224405A1的美国专利。
技术实现思路
本专利技术解决的问题是提供一种，使形成通孔的侧壁具有较好的形貌。为解决上述问题，本专利技术提供了一种，包括步骤提供基底，在所述基底上形成氮化硅层和氧化硅层交替分布的多层堆叠结构；对所述堆叠结构进行等离子体刻蚀，偏置功率源以脉冲的方式输出偏置功率，当偏置功率源打开时，刻蚀部分所述堆叠结构，形成刻蚀孔，当偏置功率源关闭时，在已形成的刻蚀孔的侧壁和底部形成聚合物，重复偏置功率源打开和偏置功率源关闭的过程，直至形成通孔。可选的，所述堆叠结构的厚度大于等于I微米。可选的，所述氮化硅层和氧化硅层交替分布的次数大于等于8次。可选的，所述等离子体刻蚀采用的气体为碳氟气体、碳氟氢气体、氧气和氩气。 可选的，所述碳氟气体为C4F8、C4F6中的一种或几种，所述碳氟氢气体为CHF3、CH2F2、CH3F中的一种或几种。可选的，所述等离子体刻蚀的射频功率源功率为500 4000瓦，射频频率为60 120兆赫兹，偏置功率源功率为200(T8000瓦，偏置频率为2 15兆赫兹，刻蚀腔压力为2(Tl00晕托。可选的，所述偏置功率源打开和关闭的频率小于50千赫兹。可选的，所述等离子体刻蚀的一个脉冲周期内，所述偏置功率源打开的时间为第一时间，所述偏置功率源关闭的时间为第二时间，第一时间与第一时间和第二时间之和的比值为占空比，等离子体刻蚀过程中，所述占空比保持不变。可选的，所述占空比的范围为10% 90%。可选的，所述等离子体刻蚀的一个脉冲周期内，所述偏置功率源打开的时间为第一时间，所述偏置功率源关闭的时间为第二时间，第一时间与第一时间和第二时间之和的比值为占空比，等离子体刻蚀过程中，所述占空比逐渐减小，每个脉冲周期内第一时间和第二时间之和保持不变。 可选的，等离子体刻蚀过程中，所述占空比随着刻蚀时间的增大逐渐减小。可选的，等离子体刻蚀过程中，所述占空比随着通孔刻蚀深度的增加逐渐减小。可选的，所述占空比的减小为阶梯式的减小。可选的，所述占空比阶梯式减小时，相邻阶梯间的占空比的减小幅度相同或不同。可选的，所述占空比从90%逐渐减小到10%。可选的，进行等离子体刻蚀时，首先采用占空比不变的等离子体刻蚀所述堆叠结构，形成第一刻蚀孔，接着沿第一刻蚀孔，采用占空比不断减小的等离子体刻蚀堆叠结构，形成第二刻蚀孔，第一刻蚀孔和第二刻蚀孔构成通孔。可选的，所述第一刻蚀孔的深度为通孔深度的30%飞0%。可选的，对所述堆叠结构进行等离子体刻蚀之前，采用连续等离子体刻蚀工艺刻蚀所述堆叠结构，形成第三刻蚀孔，接着沿第三刻蚀孔对堆叠结构进行偏置功率源以脉冲的方式输出偏置功率的等离子体刻蚀，形成第四刻蚀孔，第三刻蚀孔和第四刻蚀孔构成通孔。可选的，所述第三刻蚀孔的深度为通孔深度的10% 50%。可选的，所述偏置功率源以脉冲的方式输出偏置功率的等离子体刻蚀为占空比不变的等离子体刻蚀或占空比不断减小的等离子体刻蚀。可选的，所述通孔的深宽比为15: f 100: I。可选的，所述堆叠结构的表面还形成有掩膜层。与现有技术相比，本专利技术技术方案具有以下优点采用偏置功率源以脉冲的方式输出偏置功率的等离子体刻蚀工艺刻蚀氮化硅层和氧化硅层交替分布的多层堆叠结构，形成通孔，由于刻蚀步骤和聚合物形成步骤交替进行，刻蚀形成部分深度的刻蚀孔后，会相应的在刻蚀孔的侧壁形成聚合物，后续沿刻蚀孔继续刻蚀堆叠结构时，保护已形成的刻蚀孔不会被过刻蚀，从而使最终形成的通孔保持垂直的侧壁形貌。进一步，采用占空比不断减小的等离子体刻蚀，随着刻蚀过程的进行，由于占空比的不断减小，一个脉冲周期内，偏置功率源打开的时间变短，即刻蚀步骤的时间在减少，聚合物形成步骤的时间在增加，从而保证刻蚀孔深度增加时，刻蚀孔的侧壁形成一定量的聚合物。更进一步，采用占空比不变的等离子体刻蚀形成的第一刻蚀孔，接着采用占空比不断减小的等离子体刻蚀沿第一刻蚀孔继续刻蚀堆叠结构，直至形成通孔，在使形成的通孔的侧壁具有较好的形貌，减小了通孔的刻蚀时间，提高了效率。再进一步，采用连续等离子刻蚀形成第三刻蚀孔后，接着采用偏置功率源以脉冲的方式输出偏置功率的等离子体刻蚀沿第三刻蚀孔刻蚀堆叠结构，直至形成通孔，使形成的通孔具有较好的侧壁形貌的同时，减少可刻蚀时间，提高了效率。附图说明 图广图3为现有通孔形成过程的结构示意图；图4为本专利技术第一实施例的流程示意图；图5 图8为本专利技术第一实施例半导体结构的形成过程的剖面结构示意图；图9为本专利技术第二实施例的流程示意图；图1(T13为本专利技术第二实施例半导体结构形成过程的剖面结构示意图；图14为本专利技术第三实施例的流程示意图；图15 图17为本专利技术第三实施例半导体结构的形成过程的剖面结构示意图；图18为本专利技术第四实施例的流程示意图；图19 图21为本专利技术第四实施例半导体结构的形成过程的剖面结构示意图。具体实施例方式专利技术人在现有采用等离子刻蚀形成通孔的过程中发现，随着刻蚀的通孔的深宽比的不断变大，进入到刻蚀孔内的活性刻蚀成分会越来越少，会导致刻蚀的速率越来越慢，这时需要提高偏置功率来促进刻蚀孔内的气体的交换，以增加刻蚀孔的刻蚀速率，但是随着刻蚀深度的增加，活性刻蚀成分会对孔的侧壁造成过刻蚀，特别是在氮化硅和氧化硅的交替分布的多层堆叠结构中，对氧化硅层的刻蚀偏向于反应离子刻蚀，即先在氧化层表面形成氟碳的聚合物，然后等离子体中的正离子物理轰击提供能量，使聚合物与氧化硅进行反应，完成刻蚀，而对氮化硅层的刻蚀则偏向于化学刻蚀，主要是通过含氟的自由基刻蚀氮化硅层，因此采用现有的等离子体刻蚀工艺刻蚀氮化硅和氧化硅的交替分布的多层堆叠结构时，随着刻蚀孔刻蚀深度的增加，氮化硅层的过刻蚀现象会加重，从而形成波浪形的通孔侧壁形貌，后续形成金属互连结构时，影响互连结构的稳定性。为此专利技术人提出一种，参考图4，图4为本专利技术第一实施例的流程示意图，包括步骤S21，提供基底，在所述基底上形成氮化硅层和氧化硅层交替分布的多层堆叠结构，在所述堆叠结构表面形成掩膜层，所述掩膜层具有暴露堆叠结构表面的本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括步骤：提供基底，在所述基底上形成氮化硅层和氧化硅层交替分布的多层堆叠结构；对所述堆叠结构进行等离子体刻蚀，偏置功率源以脉冲的方式输出偏置功率，当偏置功率源打开时，刻蚀部分所述堆叠结构，形成刻蚀孔，当偏置功率源关闭时，在已形成的刻蚀孔的侧壁和底部形成聚合物，重复偏置功率源打开和偏置功率源关闭的过程，直至形成通孔。

【技术特征摘要】

【专利技术属性】
技术研发人员：王兆祥，梁洁，邱达燕，
申请(专利权)人：中微半导体设备上海有限公司，
类型：发明
国别省市：