具有集成的瞬态过压保护的接合焊盘制造技术

所提供的是过压钳位结构及其形成方法。在一些实施例中，过压钳位结构包括衬底（708）、设置与该衬底之上的接合焊盘（700）以及形成于该接合焊盘下面的该衬底中的高电压MOS器件（100c）。该高电压MOS器件（100c）能包括形成于该衬底中的阱（100、115）、形成于该阱中的掺杂浅区域（130、135、140、145）以及设置与该阱之上的栅极（160）。在一些实施例中，该钳位结构不表现出第一骤回之后的软故障泄漏，且大大扩展了ESD鲁棒性，同时显著减小了器件面积。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例总体上涉及用于过压保护的半导体结构及其制造方法。更特别地，各实施例涉及具有过压保护电路的集成电路(IC)接合焊盘。
技术介绍
新兴的高电压IC对于电应力过度(EOS)和静电放电(ESD)(即IC组装和系统操纵或运行期间由于电荷位移导致的突然且不希望的电压建立和电流)导致的损伤越来越敏感。特别地，对于那些组合运行在各种内外接口电压电平的器件的技术(例如高级成像和工业系统技术)而言，这是设计中对可靠性的限制因素。 钳位电路常用于分流IC电力导轨之间的ESD电流和限制电压尖峰，由此保护内部元件免受损伤。在IC输入或输出处没有过大电压时，钳位电路不应影响整个IC系统的运行。因此，流经钳位器件的电流在直到发生电流传导的触发电压电平的电压下接近于零，触发电压电平应显著高于IC的运行电压，但低于较小的内部电路器件会由于过压状况而受损伤的预定电压电平。一旦达到触发电压，钳位器就变为传导。在一些钳位器件中，钳位结构的端子之间的电压于是下降到低于触发电压的保持电压，在这种状况下，器件能释放更大量的电流并消散较低的每单位面积功率。在这个电流-电压“骤回”之后，钳位器件典型地在其端子之间传导高的瞬态电流，如果电流传导条件不是破坏性的，则在过压应力状态过去之后，较低运行电压下的泄漏电流停留在纳安范围。实施为金属氧化物半导体(MOS)结构的许多钳位电路是标准低电压或高电压 MOSFET结构的变型。特别地，对于高电压应用而言，可以使用高电压双扩散(垂直)金属氧化物半导体(DDMOS)或平面扩展漏极MOS器件。这些MOS结构能够运行在较大电压下，自身对ESD导致的损伤非常敏感，因为它们在表面附近传导大部分电流，并表现出有限的体传导(即衬底较深区域中的电流传导)。故障器件典型地发展出接近高电压MOS结击穿电压 (即触发电压)的大电场，接着是第一次骤回之后的软故障和第二次骤回之后的最终永久性损伤。软故障典型的特征是器件的泄漏电流一开始增大，这随时间推移而造成可靠性问题， 并降低了系统的功率效率。在软故障之后，器件仍是有效的，但在随后的应力状况下很可能获得提升的泄漏电流，这可能导致永久性器件损伤。这种对ESD应力的固有敏感性使其难以满足使用常规高电压MOS技术的IC应用中的客户和行业标准可靠性要求，并难以在同一芯片上实现更扩展的和高级的电路功能。可以通过堆叠多个低电压器件以实现更高电压的ESD开关来应对这些技术挑战。 然而，这种方法的可行性取决于将低电压器件与衬底隔离以及为高电压输入-输出(IO)端子和钳位实现分配大面积的能力。由于成本和制造考量，将器件隔离以实现高电压钳位在若干高电压混合信号开发中是不实用的。在钳位实现中不能使用掩埋层或深阱隔离的高电压技术中，堆叠器件是不可行的，因为高电压和低电压器件共享公共衬底，且低电压器件不能直接连接到高电压输入或输出端子。此外，隔离层在正常电路运行期间与半导体衬底形成反向偏置结，且由于结的面积大而可能导致显著的泄露增长。泄露电流注入又降低了 IC 系统的能效。替代方案包括大的高电压平面M0S，其设计成在高的ESD瞬态过压期间进行自我保护。对于需要处理高电流水平且满足预定的导通态电阻和开关速度要求的输出驱动器而言，这种大占用面积 的方案可能是实用的。然而，很多新兴的输出驱动器电路包括较小的 HV-MOS器件，因此，没有自我保护。由于电路功能、能效、封装、成本和硅面积的约束，将器件设计得过大常常是不可能的。此外，包括大的高电压平面MOS的高压电源钳位器还提供大电容且可能对快速电压改变造成的假激活敏感。电压钳位器典型地位于IC周边，邻近并连接到接合焊盘，接合焊盘经由导线将IC 连接到IC封装的引脚；引脚又连接到其中利用IC的系统的其他部件。尽管IC在特征尺寸上经过了显著减小，但它们需要承受的ESD脉冲仍保持相同。结果，尽管其他电路的密度增大了，但消散ESD脉冲所需的芯片面积几乎保持恒定。此外，芯片上的接合焊盘数量随着电路复杂性增大而增加。这些趋势导致在很多IC上接合焊盘和ESD保护电路占据总芯片面积的显著比例(例如10-15%)。为了减小所需的芯片面积，已经为低电压应用提出了具有集成的ESD保护电路的接合焊盘。然而，这些集成设计不容易应用于高电压状况，因为基本电路架构和相关联的信号处理应用、以及电力导轨的特性和芯片周边附近的焊盘分布在低电压和高电压电路之间，进一步在单电压(例如数字)和混合信号高电压电路之间，一般是不同的。例如，标准低电压结构的某些特征，诸如上拉/下拉耐ESD MOS保护焊盘驱动器和IC 的电力端子和输入/输出端子之间共享的公共低电压总线，不能使用在高电压设计中或者连接到高电压设计。希望有一种新方法来应对在各种高级机动车辆、医疗、工业和消费应用中与高电压IC (尤其是大型集成芯片上系统(SoC))相关联的ESD相关的布局、制造和可靠性问题。 具有集成过压保护的高电压焊盘优选消耗焊盘环的最小面积，然而组合混合信号接口、多电压电平和可变低电力和高电力基准电压。不同的基准电压常常对电力导轨的布局带来约束，这对总体产品可靠性具有潜在影响。在中断导轨以连接从而集成连接到高电压信号的焊盘时，使集成电路周围的电力导轨的电阻最小化成为问题。随着IC的功能性和模块性增强，克服混合信号高电压应用中已有的过压钳位方法的限制变得越来越重要。因此，需要用于高电压MOS应用的有效的、小占用面积的过压钳位结构，它们优选无缝集成到高电压接合焊盘中并形成混合信号集成电路焊盘环的基本部分。
技术实现思路
本专利技术在各实施例中提供过压钳位结构，其组合了小占用面积和快速触发，适合于高电压应用和集成到接合焊盘中。在一些实施例中，这样的过压钳位结构包括修改的平面高电压MOS器件，其特征是额外的掺杂区域，以实现跨过(寄生)横向双极结的更大的电导率调制。更大的电导率调制减弱了表面结过热，提供了对漏极-体区结中临界电场的更好控制。在优选实施例中，钳位结构在第一次骤回之后未表现出软故障泄露，大大扩展了 ESD的鲁棒性，同时显著减小了器件面积。术语“MOS”在这里使用时包括栅极由多晶硅而非金属制成和/或隔离层是氧化物之外的材料的结构。在某些实施例中，本专利技术提供具有集成的过压钳位结构的接合焊盘结构。接合焊盘可以将IC连接到电力和/或信号总线。在过压状况期间，过压钳位结构可以将电流分流到电力返回总线，电力返回总线可以将接合焊盘接地。钳位结构通常包括沿它们的宽度平行布置的多个晶体管(在下文中也称为“钳位器件”或简称为“器件”)。由于惯例上晶体管的“长度”表示跨过晶体管结从源极到漏极的尺度，这里的术语“宽度”是指平行于结(即， 不同掺杂区域之间的边界)的尺度，其一般垂直于长度。这样定义的宽度可以比长度更长。 实际上，为了使集成结构的分流能力最大化，钳位器件优选沿其宽度伸长，并使其宽度垂直于电力返回总线取向。此外，可以按对称方式在接合焊盘结构中布置钳位器件，其有助于均匀的电流分布以及因此优化的电流输送能力。在第一方面中，本专利技术在各实施例中提供一种接合焊盘结构，包括具有多个平面过压钳位器件的衬底、设置于衬底之上的图案化金属层以及总线。过压钳位器件在某一方向上沿其宽度伸长，且包括高压侧区域(即在运行中可以连接到电力总线，或更一般地本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.01.12 US 12/686,0031.一种包括接合焊盘结构的装置，所述接合焊盘结构包括 衬底，包括多个平面型过压钳位器件，所述过压钳位器件包括高压侧区域和低压侧区域，每个器件都沿在第一方向上的其宽度伸长； 设置于所述衬底之上的第一图案化金属层，包括(i)至少一个导电岛，沿所述第一方向伸长并与所述高压侧区域对准且电连接到所述高压侧区域，以及(ii)导电区域，围绕所述至少一个导电岛并与所述低压侧区域电连接；以及 第一总线，取向得基本垂直于所述第一方向并至少包括围绕所述至少一个导电岛的所述导电区域的一部分， 其中所述平面型过压钳位器件配置成在过压状况下从所述至少一个导电岛向所述第一总线分流电流。2.根据权利要求I所述的装置，其中，所述第一总线是电力返回总线。3.根据权利要求I所述的装置，还包括至少一个第二金属层，其设置于所述第一金属层之上且电连接到所述至少一个导电岛。4.根据权利要求3所述的装置，还包括第二总线，其至少包括所述至少一个第二金属层的一部分。5.根据权利要求4所述的装置，其中，所述第二总线是电源总线或信号总线之一。6.根据权利要求4所述的装置，其中所述第二总线取向为基本平行于所述第一方向。7.根据权利要求3所述的装置，还包括顶金属层，其设置于所述至少一个第二金属层之上并包括用于接合到导线的接合区域。8.根据权利要求3所述的装置，其中，所述至少一个第二金属层包括下图案化金属层和上连续金属层。9.根据权利要求8所述的装置，还包括第二总线和第三总线，该第二总线至少包括所述下图案化金属层的一部分，该第三总线至少包括所述上连续金属层的一部分。10.根据权利要求I所述的装置，其中，所述平面型过压钳位器件关于沿所述第一方向的轴是镜像对称的。11.根据权利要求I所述的装置，其中，所述衬底包括偶数个平面型过压钳位器件。12.根据权利要求I所述的装置，其中，所述平面型过压钳位器件包括双极结晶体管。13.根据权利要求I所述的装置，其中，所述平面型过压钳位器件包括MOS结构。14.根据权利要求13所述的装置，其中，所述MOS结构每个都包括 在所述高压侧区域中的第一导电类型的轻掺杂第一深区域； 在所述低压侧区域中、在所述第一深区域的相反两侧与其相邻的、第二导电类型的轻掺杂第二深区域； 形成于所述第一深区域中、第一导电类型的重掺杂第一浅漏极区域，以及在所述第一浅区域的相反两侧、第二导电类型的重掺杂第二浅区域；以及 形成于每个所述第二深区域中的第一导电类型的重掺杂第三浅源极区域， 所述第一、第二和第三浅区域沿所述第一方向伸长。15.根据权利要求14所述的装置，其中，所述第二浅区域电连接到所述至少一个导电岛。16.根据权利要求15所述的装置，其中，所述第一浅区域电连接到所述至少一个导电岛。17.根据权利要求14所述的装置，其中，所述第三浅区域电连接到围绕所述至少一个导电岛的所述导电区域。18.根据权利要求17所述的装置，其中，所述平面型MOS钳位器件还包括形成于所述第二深区域中的重掺杂第四浅区域，所述第三浅源极区域位于所述第二和第四浅区域之间。19.根据权利要求18所述的装置，其中，所述第四浅区域电连接到围绕所述至少一个导电岛的所述导电区域。20.根据权利要求14所述的装置，其中，所述MOS结构还包括栅极结构，每个栅极结构包括绝缘层和设置于所述绝缘层上的栅电极，所述栅极结构的至少一些部分交叠所述第二深区域。21.根据权利要求14所述的装置，其中，所述MOS结构还包括隔离屏障。22.根据权利要求14所述的装置，其中所述第二浅区域、所述第一和第二深区域以及所述第三浅区域集体具有...

【专利技术属性】
技术研发人员：J·萨尔塞多，A·赖特，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：