合并1T-1R近4F2存储器单元的非易失性存储器阵列体系结构制造技术

非易失性存储器阵列体系结构包括在每个共用源极/漏极（中间）节点和数据线（或位线）之间的电阻性元件，在另外的类虚地阵列中具有耦接到同一字线的串联连接的晶体管。然而，每N+1个晶体管省略电阻性元件（或通常保持在低电阻状态中），以形成晶体管串。这获得了4F2*(N+1)/N的阵列密度，其对N的合理取值接近4F2阵列密度。这样的存储器阵列非常适合于在以下的三维存储器阵列中使用，该三维存储器阵列具有在衬底上的多个层级上彼此堆叠的不同存储器平面。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及非易失性存储器阵列，更具体地涉及具有电阻性存储器元件的存储器阵列。
技术介绍
已知各种存储器阵列体系结构合并有可编程电阻器、可变电阻器、可切换电阻器元件、或电阻可以改变或其电阻可以从高电阻改变成低电阻状态或可以改变回高电阻状态的其他电阻器元件，以获得可编程并且非易失性的存储器阵列。这样的存储器阵列体系结构不能获得如诸如NAND闪速存储器阵列的其他类型存储器那样的阵列密度。然而，随着存储器技术继续缩放(scale)到更小的几何尺寸，电阻性存储器单元技术越来越有利。 现在参考图1，示出了本领域中已知的存储器阵列200的示意图。示出了三条选择线202、204、206，以及两条参考线213,217和四条数据线212、214、216、218。数据线212、214和参考线213 —起形成线集合208，以及数据线216、218和参考线217 —起形成线集合210。数据线通常平行于参考线，并且两者通常都垂直于选择线。示出了与这些各种阵列线相关联的总共十二个不同的存储器单元。例如，存储器单元220与选择线204、数据线214和参考线213相关联。存储器单元220包括与开关器件224串联的可切换电阻器存储器元件222，其一起耦接在数据线214和参考线213之间。在Roy E. Scheuerlein的标题为 “Apparatus and Method for reading an Array of Nonvolatile Memory CellsIncluding Switchable Resistor Memory Elements” 的美国专利 No. 7，345，907 中描述了实现这样的存储器阵列200的半导体结构。现在参考图2，示出了本领域中已知的存储器阵列150的示意图，其将上述的相连数据线对组合到用于访问两个存储器单元的单条数据线(位线)中。示出了三条字线(即选择线)172、174、176，以及三条感应线154、158、162和三条位线152、156、160。每个存储器单元包括与开关器件串联的可切换电阻器存储器元件，其一起耦接在感应线和位线之间。在 Sheng Teng Tsu 的标题为 “Common Bit/Common Source Line High Density ITlRR-RAMArray的美国专利No. 6，801，448中描述了这样的存储器阵列150。
技术实现思路
一般地，但不以任何方式限制本专利技术，本专利技术涉及一种使用可修改的电阻性存储器元件作为非易失性存储元件并且获得近4F2存储器单元尺寸的非易失性存储器阵列。概念上，存储器阵列包括在类虚地(vitual ground-like)阵列中在每个共用源极/漏极(中间)节点和数据线(或位线)之间的电阻性元件。然而，每N+1个晶体管省略电阻性元件，或通常将电阻性元件保持在低电阻状态中，以形成具有两个端节点的晶体管串，每个串与在端节点对之间的N条数据线相关联。这获得了 4F2*(N+1)/N的阵列密度，其对N的合理取值接近4F2阵列密度。该存储器阵列非常适合于在以下的三维存储器阵列中使用，该三维存储器阵列具有在衬底上的多个层级上彼此堆叠的不同存储器平面。在一个方面中，本专利技术提供了一种非易失性存储器阵列，在某些实施例中其包括第一和第二字线；与所述第一和第二字线基本上正交的第一复数M个数据线；第一晶体管串，包括第一复数M+1个串联连接的晶体管，每个这样的晶体管具有与所述第一字线耦接的栅极端子，所述第一晶体管串具有相应的第一和第二端节点并且具有在所述第一晶体管串的相邻晶体管之间的第一复数M个中间节点；第一复数M个电阻性元件，每个相应的电阻性元件耦接在所述第一复数M个中间节点的相应一个和所述第一复数M个数据线的相应一个之间；第二晶体管串，包括第二复数M+1个串联连接的晶体管，每个这样的晶体管具有与所述第二字线耦接的栅极端子，所述第二晶体管串具有相应的第一和第二端节点并且具有在所述第二晶体管串的相邻晶体管之间的第二复数M个中间节点；以及第二复数M个电阻性元件，每个相应的电阻性元件耦接在所述第二复数M个中间节点的相应一个和所述第一复数M个数据线的相应一个之间。在另一个方面中，本专利技术提供了一种用于在存储器阵列中使用的方法，所述存 储器阵列具有字线、与所述字线正交的数据线、以及串联连接的晶体管的串，串的各晶体管具有与相同字线耦接的相应栅极端子，在一些实施例中所述方法包括将第一字线偏置到用于第一操作模式的所选择的字线电平；将第一晶体管串的第一和第二端节点偏置到用于所述第一操作模式的参考电平，所述第一晶体管串包括布置在所述第一和第二端节点之间的第一复数M+1个串联连接的晶体管，并且具有在所述第一晶体管串的相邻晶体管之间的第一复数M个中间节点，每个这样的晶体管具有与所述第一字线耦接的栅极端子；以及将与所述第一晶体管串相关联的第一复数M个数据线中的所选择的数据线偏置到与所述参考电平不同的用于所述第一操作模式的所选择的数据线电平；所述第一复数个数据线中的每个相应数据线通过第一复数M个电阻性元件中的相应电阻性元件耦接到所述第一复数M个中间节点中的相应中间节点；其中所述第一字线、第一和第二端节点、以及所选择的数据线的相应偏置协作以允许电流从所选择的字线通过所选择的电阻性元件流到所述第一晶体管串的两个相邻晶体管之间的中间节点，并且同时从所述中间节点流到所述第一晶体管串的所述第一端节点，并且从所述中间节点流到所述第一晶体管串的所述第二端节点。在此描述的专利技术概念中的每一个可以单独使用，或可以彼此结合使用。在几个方面中的本专利技术适合于具有非易失性存储器阵列的集成电路、用于操作这样的集成电路和存储器阵列的方法、以及用于合并这样的非易失性存储器阵列的系统。上述的
技术实现思路
仅是示范性的，并且不意在以任何方式限制本专利技术，本专利技术由所附的权利要求限定。本专利技术的其他方面、专利技术特征和优点可以从下面阐述的优选实施例的详细描述中显而易见。附图说明通过参照附图，可以更容易理解本专利技术，并且其多个目的、特征和优点对于本领域技术人员将显而易见。标注为现有技术的图I是表示本领域中已知的存储器阵列体系结构的示意图。标注为现有技术的图2是表示本领域中已知的另一存储器阵列体系结构的示意图。图3是依据本专利技术的某些实施例的存储器阵列的示意图。图4是有助于描述图3中描述的存储器阵列的操作的示意图。图5是依据本专利技术的某些实施例的存储器阵列的示意图。图6是依据本专利技术的某些实施例的存储器阵列的等轴视图示意图。图7是依据本专利技术的某些实施例的存储器阵列的示意图。图8是依据本专利技术的某些实施例的存储器阵列的示意图。图9是实现依据本专利技术的某些实施例的示范性存储器阵列的半导体结构的截面图。图10是实现依据本专利技术的某些实施例的示范性存储器阵列的半导体结构的截面图。 图11是实现依据本专利技术的某些实施例的示范性存储器阵列的半导体结构的截面图。图12是实现依据本专利技术的某些实施例的示范性三维存储器阵列的半导体结构的截面图，所述三维存储器阵列具有彼此堆叠的多个存储器层级并且在半导体衬底上。图13是实现依据本专利技术的某些实施例的示范性三维存储器阵列的半导体结构的截面图，所述三维存储器阵列具有彼此堆叠的多个存储器层级并且在半导体衬底上。图14是本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.10.26 US 12/606,1111.ー种存储器阵列，包括 第一和第二字线； 与所述第一和第二字线基本上正交的第一复数M个数据线； 第一晶体管串，包括第一复数M+1个串联连接的晶体管，每个这样的晶体管具有与所述第一字线耦接的栅极端子，所述第一晶体管串具有相应的第一和第二端节点并且具有在所述第一晶体管串的相邻晶体管之间的第一复数M个中间节点； 第一复数M个电阻性元件，每个相应的电阻性元件耦接在所述第一复数M个中间节点的相应ー个和所述第一复数M个数据线的相应ー个之间； 第二晶体管串，包括第二复数M+1个串联连接的晶体管，每个这样的晶体管具有与所述第二字线耦接的栅极端子，所述第二晶体管串具有相应的第一和第二端节点并且具有在所述第二晶体管串的相邻晶体管之间的第二复数M个中间节点；以及 第二复数M个电阻性元件，每个相应的电阻性元件耦接在所述第二复数M个中间节点的相应ー个和所述第一复数M个数据线的相应ー个之间。2.根据权利要求I所述的存储器阵列，其中 所述相应的第一和第二晶体管串的所述相应的第一和第二端节点中的每ー个耦接到相关联的參考节点，用于有时向所述相应的第一和第二晶体管串的所述相应的第一和第二端节点传递參考电压。3.根据权利要求2所述的存储器阵列，其中 耦接到所述第一晶体管串的所述第一端节点的相关联的參考节点构成布置为与所述第一复数M个数据线平行的第一參考线； 耦接到所述第一晶体管串的所述第二端节点的相关联的參考节点构成布置为与所述第一复数M个数据线平行的第二參考线； 耦接到所述第二晶体管串的所述第一端节点的相关联的參考节点构成所述第一參考线； 耦接到所述第二晶体管串的所述第二端节点的相关联的參考节点构成所述第二參考线；以及 所述第一复数M个数据线布置在所述第一和第二參考线之间。4.根据权利要求3所述的存储器阵列，其中 所述相应的第一和第二參考线直接连接到所述第一和第二晶体管串的所述相应的第一和第二端节点。5.根据权利要求3所述的存储器阵列，进ー步包括 与所述第一和第二字线基本正交的第二复数N个数据线； 第三晶体管串，包括第三复数N+1个串联连接的晶体管，每个这样的晶体管具有与所述第一字线耦接的栅极端子，所述第三晶体管串具有相应的第一和第二端节点并且具有在所述第三晶体管串的相邻晶体管之间的第三复数N个中间节点； 第三复数N个电阻性元件，每个相应的电阻性元件耦接在所述第三复数N个中间节点的相应ー个和所述第二复数N个数据线的相应ー个之间；以及 第三參考线，与所述第二复数N个数据线平行并且与所述第三晶体管串的第二端节点率禹接；其中，所述第三晶体管串的第一端节点耦接到所述第一晶体管串的第二端节点；以及 其中所述第二复数N个数据线布置在所述第二和第三參考线之间。6.根据权利要求5所述的存储器阵列，其中M不等于N。7.根据权利要求3所述的存储器阵列，进ー步包括 多个參考线电阻性元件，每ー个将所述第一和第二晶体管串的相应ー个的所述第一和第二端节点的相应ー个耦接到其相关联的參考节点。8.根据权利要求7所述的存储器阵列，其中 所述第一和第二參考线中的每ー个在结构上与所述第一复数M个数据线中的各数据线相同；以及 所述多个參考线电阻性元件中的每ー个在结构上与所述第一复数M个电阻性元件中的各电阻性元件相同。9.根据权利要求8所述的存储器阵列，其中 M的值可配置，从而可以在制造后选择构成给定晶体管串的晶体管的数目。10.一种用于在存储器阵列中使用的方法，所述存储器阵列具有字线、与所述字线正交的数据线、以及串联连接的晶体管的串，串的各晶体管具有与相同字线耦接的相应栅极端子，所述方法包括 将第一字线偏置到用于第一操作模式的所选择的字线电平； 将第一晶体管串的第一和第二端节点偏置到用于所述第一操作模式的參考电平，所述第一晶体管串包括布置在所述第一和第二端节点之间的第一复数M+1个串联...

【专利技术属性】
技术研发人员：LG法索利，
申请(专利权)人：桑迪士克三D有限责任公司，
类型：发明
国别省市：