一种合并单元点对点SV报文的收发方法技术

本发明专利技术涉及一种合并单元点对点SV报文的收发方法，该方法利用CPU较强的运算能力来打包SV报文，定期查询FPGA发送缓冲区是否有报文，有报文，解析出报文发送时间，并根据报文发送时间和发送一帧报文需要的时间，计算报文发送等待时间，等待时间较短，等待一段时间，将报文发送出去，否则，查询DM9000C接收缓冲区是否有报文，有报文，通过FPGA的高精度定时器将接收报文打时戳，实现SV报文点对点的接收功能。本发明专利技术的方法大大提高了SV报文收发的均匀性和可靠性。

【技术实现步骤摘要】

本专利技术属于电力系统变电站智能化网络
，具体涉及一种合并单元点对点SV报文收发方法。
技术介绍
合并单元，简称MU,是一种对一次互感器传输过来的电气量进行合并和同步处理，并将处理后的数字信号按照特定格式转发给间隔层设备使用的装置。合并单元是电子式电流、电压互感器的接口装置。合并单元在一定程度上实现了过程层数据的共享和数字化，它作为遵循IEC61850标准的数字化变电站间隔层、站控层设备的数据来源，作用十分重要。随着数字化变电站自动化技术的推广和工程建设，对合并单元的功能和性能要求越来越高。合并单元的主要作用是把采集器的数据进行打包处理，并通过SV报文的方式上送给保护装置。SV报文是数字化变电站中广泛使用的一种以太网报文，主要用来传送电流电压等模拟量信息。传统的以太网存在着网络延时，网络阻塞等各种不稳定因素，为了提高保护系统的可靠性，国家电网最新的规范里，提出了合并单元与保护装置之间采用点对点的的连接方式。采用点对点的连接方式，对SV报文收发的均匀性和可靠性提出了较高的要求，在最新的规范里，要求SV报文的离散型不能超过lus。合并单元主要分为两种，一种是母线合并单元，一种是间隔合并单元。间隔合并单元在发送SV报文的同时，还要接受母线合并单元的级联过来的SV报文信息。所以，急需一种点对点SV报文收发装置及方法，在实现对点对点SV报文收发的同时，提高点对点SV报文收发的均匀性和可靠性。
技术实现思路
本专利技术提出了一种合并单元点对点SV报文收发方法，旨在解决现有技术中合并单元点对点SV报文收发方法对SV报文收发的均匀性和可靠性不高的问题。为解决上述技术问题，本专利技术点对点SV报文收发方法包括如下步骤:I)初始化网络协议接口芯片；2)FPGA内部收发逻辑定期查询发送FIFO中是否有SV报文，有SV报文，进行步骤3);否则，进行步骤8);3)读取报文并将报文解析获得发送时间Ts，将报文写入网络协议接口芯片的发送缓存区，进行步骤4);4)计算网络协议接口芯片发送缓存区中SV报文发送需等待时间Tw，若Tw小于网络协议接口芯片发送完一帧报文所需的时间TF，进行步骤5);否则，进行步骤6)5)等待一段时间，直至Tw=O后，发送该SV报文，进行步骤2);6)查询网络协议接口芯片接收缓冲区是否有SV报文，有SV报文，进行步骤7)，否贝IJ，进行步骤4)7)FPGA收发逻辑对网络协议接口芯片接收缓冲区的SV报文打时间戳后写入接收FIFO，并将发送FIFO中的SV报文发送出去，进行步骤2)；8)查询网络协议接口芯片接收缓冲区是否有SV报文，有SV报文，进行步骤9);否则，进行步骤2);9)FPGA收发逻辑对网络协议接口芯片接收缓冲区的SV报文打时间戳后写入接收FIFO，进行步骤2)。所述网络协议接口芯片为DM9000C。所述SV报文发送时间Ts是根据FPGA解析得到的系统时间信息T u和FPGA定时器的当前时间Tn计算得到的。CPU将SV报文发送时间Ts和报文打包后写入FPGA发送FIFO中后，FIFO地址指针加1，FPGA内部的收发逻辑定期查询发送FIFO的指针是否有变化，从而确定发送FIFO中是否有SV报文。FPGA收发逻辑对网络协议接口芯片接收到的SV报文打时间戳的过程为:网络协议接口芯片每收到一帧数据，网络协议接口芯片的INT信号就会产生一个接收中断信号，FPGA的收发逻辑要根据内部定时器的时间，在INT信号的下降沿给本帧数据打上时间戳。本专利技术点对点SV报文的收发方法，采用CPU+FPGA+网络协议接口芯片的方式，通过一片网络协议接口芯片同时实现点对点SV报文的接收和发送功能。利用CPU较强的运算能力来打包SV报文，通过FPGA高实时性的特点来精确控制SV报文的发送时间，控制报文发送的均匀性，并通过FPGA的高精度定时器将接收报文打时戳，在发送的间隙，查询网络协议接口芯片接收缓冲区，实现SV报文点对点的接收功能。采用FPGA内部构建的定时器同步整个系统，使SV报文发送具有极高的均匀性，收发报文时间离散性不超过100ns。通过FPGA内部构建FIFO缓存多帧数据，保证CPU在运算负荷比较大的情况下，不出现丢帧现象，提高了接收的稳定性和可靠性。【附图说明】:图1为系统实现原理图；图2为SV报文收发逻辑的状态机跳转图。【具体实施方式】下面结合附图，对本专利技术的技术方案进行详细说明:整个系统的实现原理如图1所示，主要由CPU、FPGA和DM9000C组成，CPU通过总线和FPGA进行数据交互，FPGA通过DM9000C的数据接口来驱动DM9000C进行报文的收发。FPGA是系统实现的核心部分。在FPGA内部构建一个32位的定时器，恒温晶振给定时器提供了稳定可靠的时钟，时钟通过内部DCM倍频为10Mhz，计时器的最小分辨率可以达到1ns，保证了系统的精度和可靠性。系统通过FPGA解析外部同步时间信息，并将其解析为秒脉冲和UTC时间信息，每一秒的秒脉冲都通过FPGA的计时器打上时间戳。我们定义秒脉冲的时间戳为TP，UTC时间为Tu，CPU通过总线来读取Tp和T u，并定期读取FPGA内部定时器的当前时间Tn，以此方式来实现整个系统的时间同步功能。FPGA内部设置有接收FIFO和发送FIFO，接收FIFO用于缓存接收到的SV报文，发送FIFO用于缓存要发送的SV报文。由于DM9000C为目前应用最广泛的网络协议接口芯片，具有价格便宜，可靠性好的特点。本实施例中优选DM9000C芯片实现点对点报文的收发，但不局限于此芯片，还可以采用现有技术中其他的网络协议接口芯片，如DM9000A等。系统上电以后，FPGA先通过内部逻辑将DM9000C的各个寄存器初始化。CPU将SV报文打好包，并根据系统时间信息Tu和FPGA定时器的当前时间T n，计算出SV报文的发送时间Ts，并将发送时间Ts和发送报文一起打包通过总线写入FPGA的发送FIFO中，每写完一帧FIFO地址指针加I。整个SV收发的逻辑状态机如图2所示，DM9000C初始化完成后进入“查询发送FIFO”状态，FPGA内部的SV收发逻辑定期查询发送FIFO的指针是否有变化，没有就跳转到“查询DM9000C接收缓冲”状态。如果查询到发送FIFO中有待发送的报文，读取报文并将报文解析获得发送时间Ts，将报文写入DM9000C的发送缓存区，并将发送标志信号READY置为1，当达到发送时间Ts，发送该SV报文，然后将READY信号清O。但是为了防止发送时间Ts过长，会使装置处于较长时间的等待状态，造成装置资源浪费，本实施例中还可以计算SV报文发送需等待时间Tw= T S-Tn，其中，Tf为DM9000C发送完一帧报文所需的时间。如果TW〈TF，则进入“发送等待”状态，等待T/变为O后，将DM9000C的发送使能寄存器置为有效，完成一帧数据的发送，然后将READY信号清O。如果Tw足够长且TW>TF，则逻辑跳转到“查询DM9000C接收缓冲”状态。“查询DM9000C接收缓冲”状态:查询DM9000C的接收缓冲是否有数据，如果有数据，则状态机跳转进入“接收SV写入接收FIFO”状态。DM9000C每收到一帧数据，DM9000C的INT信号就会产生一个接收中断信号，FPGA本文档来自技高网...

【技术保护点】
一种合并单元点对点SV报文的收发方法，其特征在于，包括如下步骤：1)初始化网络协议接口芯片；2)FPGA内部收发逻辑定期查询发送FIFO中是否有SV报文，有SV报文，进行步骤3)；否则，进行步骤8)；3)读取报文并将报文解析获得发送时间Ts，将报文写入网络协议接口芯片的发送缓存区，进行步骤4)；4)计算网络协议接口芯片发送缓存区中SV报文发送需等待时间Tw，若Tw小于网络协议接口芯片发送完一帧报文所需的时间TF，进行步骤5)；否则，进行步骤6)5)等待一段时间，直至Tw＝0后，发送该SV报文，进行步骤2)；6)查询网络协议接口芯片接收缓冲区是否有SV报文，有SV报文，进行步骤7)，否则，进行步骤4)7)FPGA收发逻辑对网络协议接口芯片接收缓冲区的SV报文打时间戳后写入接收FIFO，并将发送FIFO中的SV报文发送出去，进行步骤2)；8)查询网络协议接口芯片接收缓冲区是否有SV报文，有SV报文，进行步骤9)；否则，进行步骤2)；9)FPGA收发逻辑对网络协议接口芯片接收缓冲区的SV报文打时间戳后写入接收FIFO，进行步骤2)。

【技术特征摘要】

【专利技术属性】
技术研发人员：牟涛，周水斌，郑拓夫，赵应兵，马仪成，刘晓霞，
申请(专利权)人：许继集团有限公司，许继电气股份有限公司，许昌许继软件技术有限公司，国家电网公司，
类型：发明
国别省市：河南;41