高压功率LDMOS器件及其制造方法技术

本发明专利技术实施例公开了一种高压功率LDMOS器件及其制造方法。所述高压功率LDMOS器件，包括：基底；位于基底内的埋层区及漂移区，所述埋层区包括主埋层区和副埋层区，所述副埋层区位于漂移区靠近源端底部且与所述漂移区相连通。本发明专利技术所提供的高压功率LDMOS器件，由于在漂移区靠近源端底部存在与漂移区相连通的副埋层区，而副埋层区与漂移区的掺杂类型相反，故所述副埋层区的存在可有助于实现Qn与Qp电荷的平衡，从而有利于提高器件击穿电压的稳定性。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，更具体地说，涉及一种高压功率LDMOS器件及其制造方法。
技术介绍
LDMOS(横向双扩散金属氧化物半导体场效应管,Lateral Double-diffuseMOS)器件的制造主要是利用双扩散技木，在相同的源/漏区域相继进行两次硼磷扩散，由两次硼磷扩散的横向结深之差来精确控制沟道的长度。LDMOS器件中，在源区和漏区之间有高阻层，称为漂移区(drift)。漂移区的存在提高了器件的击穿电压，并减小了源、漏两极之间的寄生电容，有利于改善频率特性。同时，漂移区在沟道和漏之间起缓冲作用，削弱了 LDMOS器件的短沟道效应。 高压功率LDMOS器件常与低压功率器件(或电路)集成，实现高压功率集成电路(HVIC)的单片集成。传统的高压功率LDMOS器件，一般呈现multi-finger (多个手指)形状，參考图1，图I为现有技术中高压功率LDMOS器件的multi-finger形状结构的俯视图。这种具有multi-finger形状的高压功率LDMOS器件，根据其局部形状的不同可分为三类第一，如图中虚线框I所指示部分，此部分结构称为multi-finger的直道部分；第二，如图中虚线框2所指示部分，此部分结构称为multi-finger弯道靠近末端部分；第三，如图中虚线框3所指示部分,此部分结构称为multi-finger弯道靠近根部部分。multi-finger弯道靠近末端部分和multi-finger弯道靠近根部部分统称为multi-finger弯道部分,所不同的是，从器件俯视图上看，前者为源端包围漏端，后者为漏端包围源端。传统エ艺中，无论要形成上述三类中的哪类结构，一般均会形成较深的漂移区，且在所述漂移区的顶部采用离子注入エ艺形成与N型漂移区掺杂类型相反的p-top层(对于N型高压功率LDMOS器件而言为P型top层，简称p-top层)。这种具有p-top层的漂移区结构，很容易在multi-finger的直道部分实现电荷的平衡(N型电荷Qn与P型电荷Qp的平衡)，然而对于multi-finger的弯道部分,尤其是multi-finger弯道靠近根部的部分,常会出现Qn与Qp电荷的不平衡，即依靠现有エ艺中具有p-top层的漂移区结构，不能很好地实现multi-finger弯道部分漂移区与衬底的Qn与Qp电荷平衡,所述multi-finger弯道部分Qn与Qp电荷的不平衡将直接影响LDMOS器件击穿电压的稳定性。
技术实现思路
有鉴于此，本专利技术提供一种高压功率LDMOS器件及其制造方法，该方法能够提高器件击穿电压的稳定性。为实现上述目的，本专利技术提供如下技术方案一种高压功率LDMOS器件，该器件包括基底；位于基底内的埋层区及漂移区，所述埋层区包括主埋层区和副埋层区，所述副埋层区位于漂移区靠近源端底部且与所述漂移区相连通。优选的，上述高压功率LDMOS器件中，所述副埋层区中与主埋层区相连的一端的深度大于其另一端的深度而使所述副埋层区成锥状。优选的，上述高压功率LDMOS器件中，所述埋层区与漂移区的掺杂类型相反。优选的，上述高压功率LDMOS器件中，所述漂移区包括相连通的源端阱区和漏端阱区，且所述源端阱区的深度小于漏端阱区的深度；所述副埋层区位于源端阱区底部且与所述源端阱区相连通。优选的，上述高压功率LDMOS器件中，所述漏端阱区的长度与漂移区的长度之比为1 : 4 3 : 4。 优选的，上述高压功率LDMOS器件中，所述基底为multi-finger弯道部分所在的 基底。本专利技术还提供了一种高压功率LDMOS器件制造方法，该方法包括提供基底，所述基底包括本体层；在所述基底内形成埋层区及漂移区，所述埋层区包括主埋层区和副埋层区，所述副埋层区位于漂移区靠近源端底部且与所述漂移区相连通。优选的，上述高压功率LDMOS器件制造方法中，在所述基底内形成埋层区，具体包括在所述基底的本体层上旋涂光刻胶层；以具有主埋层区和副埋层区图案的掩膜版为掩膜在所述本体层上形成具有主埋层区和副埋层区图案的光刻胶层；以所述具有主埋层区和副埋层区图案的光刻胶层为掩膜在所述本体层内形成主埋层区和副埋层区。优选的，上述高压功率LDMOS器件制造方法中，所述掩膜版中的副埋层区图案包括由多个孔形成的孔群，且所述孔群中距离主埋层区图案近的孔的面积大于距离主埋层区图案远的孔的面积。优选的，上述高压功率LDMOS器件制造方法中，所述掩膜版中的副埋层区图案中孔群的面积之和与副埋层区图案总面积的百分比为10% 50%。从上述技术方案可以看出，本专利技术所提供的高压功率LDMOS器件，包括基底；位于基底内的埋层区及漂移区，所述埋层区包括主埋层区和副埋层区，所述副埋层区位于漂移区靠近源端底部且与所述漂移区相连通。本专利技术所提供的高压功率LDMOS器件，在漂移区靠近源端底部存在与漂移区相连通的副埋层区，而副埋层区与漂移区的掺杂类型相反，故所述副埋层区的存在可有助于实现Qn与Qp电荷的平衡，从而利于提高器件击穿电压的稳定性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I为现有技术中高压功率LDMOS器件的multi-finger形状结构的俯视图；图2为本专利技术实施例所提供的一种高压功率LDMOS器件的剖面结构示意图；图3为本专利技术实施例所提供的另ー种高压功率LDMOS器件的剖面结构示意图；图4为本专利技术实施例所提供的又一种高压功率LDMOS器件的剖面结构示意图；图5为本专利技术实施例所提供的一种高压功率LDMOS器件的制造方法流程示意图；图6为本专利技术实施例所提供的一种掩膜版的结构示意图；图7为本专利技术实施例所提供的另ー种掩膜版的结构示意图； 图8为本专利技术实施例所提供的又一种掩膜版的结构示意图；图9 图17为本专利技术实施例所提供的高压功率LDMOS器件制造过程中的剖面结构示意图。具体实施例方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。实施例一參考图2，图2为本专利技术实施例所提供的一种高压功率LDMOS器件的剖面结构示意图，所述高压功率LDMOS器件(以N型高压功率LDMOS器件为例进行说明，下同)包括基底100 ;位于基底100内的埋层区和漂移区203，所述埋层区包括主埋层区103和副埋层区104，所述副埋层区104位于漂移区203靠近源端底部且与漂移区203相连通。除此之外，所述高压功率LDMOS器件还包括位于漂移区203内靠近顶部的p_top层204，所述p-top层204与漂移区203的掺杂类型相反；位于漂移区203上的场氧化层108 ;位于漂移区203内的漏区114 ;位于主埋层区103上且与漂移区203相连的有源阱区105 ;位于有源阱区105内的源区113 ;位于有源阱区105上的栅极109，所述栅极109延伸本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高压功率LDMOS器件，其特征在于，包括 基底； 位于基底内的埋层区及漂移区，所述埋层区包括主埋层区和副埋层区，所述副埋层区位于漂移区靠近源端底部且与所述漂移区相连通。2.根据权利要求I所述的高压功率LDMOS器件，其特征在于，所述副埋层区中与主埋层区相连的一端的深度大于其另一端的深度而使所述副埋层区成锥状。3.根据权利要求2所述的高压功率LDMOS器件，其特征在于，所述埋层区与漂移区的掺杂类型相反。4.根据权利要求3所述的高压功率LDMOS器件，其特征在于，所述漂移区包括相连通的源端阱区和漏端阱区，且所述源端阱区的深度小于漏端阱区的深度；所述副埋层区位于源端阱区底部且与所述源端阱区相连通。5.根据权利要求4所述的高压功率LDMOS器件，其特征在于，所述漏端阱区的长度与漂移区的长度之比为1 : 4 3 : 4。6.根据权利要求5所述的高压功率LDMOS器件，其特征在干，所述基底为multi-finger弯道部...

【专利技术属性】
技术研发人员：吴孝嘉，张森，朱坤峰，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：