高压功率LDMOS器件及其制造方法技术

本发明专利技术实施例公开了一种高压功率LDMOS器件及其制造方法。所述高压功率LDMOS器件包括：基底；位于基底内的渐变漂移区，所述渐变漂移区包括掺杂类型相同的漏端阱区和源端阱区，所述漏端阱区和源端阱区相连通，且所述漏端阱区的深度大于源端阱区的深度；位于所述渐变漂移区上的场氧化层。本发明专利技术所提供的高压功率LDMOS器件及其制造方法，具有工艺简单、成本较低的优点；且工艺过程容易控制，可使器件的击穿电压和导通电阻等关键参数保持较好的稳定性。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，更具体地说，涉及一种高压功率LDMOS器件及其制造方法。
技术介绍
LDMOS(横向双扩散金属氧化物半导体场效应管,Lateral Double-diffuseMOS)器件的制造主要是利用双扩散技术，在相同的有源区相继进行两次硼磷扩散，由两次硼磷扩散的横向结深之差来精确控制沟道的长度。LDMOS器件中，在源区和漏区之间有高阻层，称为漂移区(drift)。漂移区的存在提高了器件的击穿电压，并减小了源、漏两极之间的寄生电容，有利于改善频率特性。同时，漂移区在沟道和漏之间起缓冲作用，削弱了 LDMOS器件的短沟道效应。 高压功率LDMOS器件常与低压功率器件(或电路)集成，实现高压功率集成电路(HVIC)的单片集成。传统的高压功率LDMOS器件通常采用Double-RESURF技术来形成，所述Double-RESURF技术为在器件的漂移区中部表面内引入与漂移区导电类型相反的掺杂区，改善漂移区表面电场分布，提高击穿电压；同时提高漂移区的掺杂浓度，降低导通电阻。参考图1，图I为现有技术中一种高压功率LDMOS器件的剖面结构示意图。所述LDMOS器件(以N型LDMOS器件为例进行说明，下同)包括基底I ;位于基底内的漂移区2和埋层区3 ;位于漂移区2内靠近顶部、与漂移区2掺杂类型相反的p-top层7 ;位于所述漂移区2上的场氧化层8 ;位于所述埋层区3上的有源阱区4 ;位于所述有源阱区4内的源区5 ;位于所述有源阱区4上的栅极6 ;位于所述漂移区2内的漏区9。高压功率LDMOS器件在结构上一般具有如下两个特点第一，漂移区(对应图I中2所示部分)的纵向深度较大，一般在IOym左右；第二，漂移区顶部具有p-top层(对应图I中7所示部分)，所述p-top层能帮助载流子在漂移区的耗尽，以实现较高的击穿电压和较低的导通电阻。上述高压功率LDMOS器件，其漂移区的形成一般有两种实现方式第一，采用扩散技术在衬底上采用长时间(30 40h)的高温(1250°C左右)推阱来形成大约10 μ m深的漂移区；第二，采用外延技术在衬底上采用大约10 μ m厚的低浓度外延层来形成高压功率LDMOS器件的漂移区。这两种形成漂移区的方式各有缺点前者除对制造设备要求较高外，还需要花费大量的时间，给大批量生产带来困难，工艺复杂，成本高。后者由于外延层厚度大，浓度低，因此可产生两方面的问题第一，厚的外延层会产生图形畸变，给后续工艺的光刻对位造成困难，一般外延后需要增加新的对位标记，使得工艺过程变得复杂；第二，低浓度的外延控制难度大，造成高压功率LDMOS器件的击穿电压和导通电阻等关键参数随外延层浓度的波动而波动。高压功率LDMOS器件，在形成漂移区后，一般采用离子注入工艺在所述漂移区顶部形成p-top层。由于离子注入在场氧化层形成之前进行，因此，所述p-top层位于场氧化层之下，后续形成场氧化层的过程中将伴随着吸硼排磷效应的产生，且厚的场氧化层使得该吸硼排磷效应更加严重，从而导致p-top层浓度的波动。所述p-top层浓度的波动将直接影响p-top层中载流子和漂移区中载流子的电荷平衡，进而影响高压功率LDMOS器件击穿电压和导通电阻等关键参数的稳定性。由上可知，通过现有工艺来形成高压功率LDMOS器件，具有工艺复杂，成本较高，且工艺过程难以控制，器件的击穿电压和导通电阻等关键参数不稳定的缺点。
技术实现思路
有鉴于此，本专利技术提供一种高压功率LDMOS器件及其制造方法，该方法具有工艺简单，成本较低，且工艺过程容易控制，器件的击穿电压和导通电阻等关键参数较稳定的优点。为实现上述目的，本专利技术提供如下技术方案 一种高压功率LDMOS器件，该高压功率LDMOS器件包括基底；位于基底内的渐变漂移区，所述渐变漂移区包括掺杂类型相同的漏端阱区和源端阱区，所述漏端阱区和源端阱区相连通，且所述漏端阱区的深度大于源端阱区的深度；位于所述渐变漂移区上的场氧化层。优选的，上述高压功率LDMOS器件中，所述漏端阱区的长度与渐变漂移区的长度之比为1 : 4 3 : 4。优选的，上述高压功率LDMOS器件中，所述基底包括本体层和外延层；所述源端阱区位于所述外延层内；所述漏端阱区包括本体区和外延区，所述本体区位于本体层内，所述外延区位于外延层内。优选的，上述高压功率LDMOS器件中，所述漏端阱区为N型漏端阱区。本专利技术还提供了一种高压功率LDMOS器件制造方法，该方法包括提供基底，所述基底包括本体层；在所述基底内形成渐变漂移区，所述渐变漂移区包括相连通的漏端阱区和源端阱区，且所述漏端阱区的深度大于源端阱区的深度；在所述渐变漂移区上形成场氧化层。优选的，上述高压功率LDMOS器件制造方法中，在所述基底内形成渐变漂移区，具体包括在基底的本体层内形成靠近漏端的深阱区；在所述本体层上形成外延层，同时所述深阱区在外延层内形成反扩散部分；在所述外延层内形成位于源端与漏端之间的浅阱区，所述浅阱区覆盖所述深阱区；所述浅阱区与外延层内深阱区的反扩散部分相连形成渐变漂移区。优选的，上述高压功率LDMOS器件制造方法中，在所述本体层内形成深阱区采用离子注入方式，在所述外延层内形成浅阱区采用离子注入方式。优选的，上述高压功率LDMOS器件制造方法中，在所述本体层内形成深阱区采用离子注入方式，具体包括在所述本体层上形成具有深阱区图案的光刻胶层；以所述具有深阱区图案的光刻胶层为掩膜向所述本体层内注入离子；对所述注入的离子进行推阱，形成深阱区。优选的，上述高压功率LDMOS器件制造方法中，对所述注入的离子进行推阱，具体为使所述注入的离子在1100°c下扩散5h。优选的，上述高压功率LDMOS器件制造方法中，所述浅阱区内的掺杂剂量大于所述深阱区内的掺杂剂量；且所述深阱区内的掺杂剂量为5 X IO11CnT2 2X1012cm_2，所述浅 阱区内的掺杂剂量为8 X IO11Cnr2 3 X IO12CnT2。从上述技术方案可以看出，本专利技术所提供的高压功率LDMOS器件包括基底、位于基底内的渐变漂移区及位于渐变漂移区上的场氧化层。由于所述渐变漂移区包括相连通的源端阱区和漏端阱区，且源端阱区的深度小于漏端阱区的深度，因此，所述渐变漂移区易于在源端阱区形成耗尽层，进而可实现漏端耐高压的目的。本专利技术所提供的高压功率LDMOS器件的制造方法，由于渐变漂移区中的源端阱区和漏端阱区的形成过程与普通CMOS工艺过程相类似，因此，该工艺过程可与CMOS工艺兼容，加之在所述渐变漂移区上没有形成p-top层,故整个工艺过程简单、成本较低。除此之外，本专利技术所提供的高压功率LDMOS器件，由于所述渐变漂移区包括了深度不相同的源端阱区和漏端阱区，此种结构可使渐变漂移区的掺杂剂量提高，因此，由该结构来实现高压功率LDMOS器件具备高击穿电压的同时，也可降低器件的导通电阻，使工艺过程容易控制；且本专利技术所提供的高压功率LDMOS器件，在所述渐变漂移区上没有形成P-top层，因此，不会由于p-top层浓度的波动而对器件的击穿电压和导通电阻等关键参数造成影响，易于使击穿电压和导通电阻等参数保持良好的稳定性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高压功率LDMOS器件，其特征在于，包括 基底； 位于基底内的渐变漂移区，所述渐变漂移区包括掺杂类型相同的漏端阱区和源端阱区，所述漏端阱区和源端阱区相连通，且所述漏端阱区的深度大于源端阱区的深度； 位于所述渐变漂移区上的场氧化层。2.根据权利要求I所述的高压功率LDMOS器件，其特征在于，所述漏端阱区的长度与渐变漂移区的长度之比为1 : 4 3 : 4。3.根据权利要求I所述的高压功率LDMOS器件，其特征在于，所述基底包括本体层和外延层；所述源端阱区位于所述外延层内；所述漏端阱区包括本体区和外延区，所述本体区位于本体层内，所述外延区位于外延层内。4.根据权利要求I所述的高压功率LDMOS器件，其特征在于，所述漏端阱区为N型漏端阱区。5.一种高压功率LDMOS器件制造方法，其特征在于，包括 提供基底，所述基底包括本体层； 在所述基底内形成渐变漂移区，所述渐变漂移区包括相连通的漏端阱区和源端阱区，且所述漏端阱区的深度大于源端阱区的深度； 在所述渐变漂移区上形成场氧化层。6.根据权利要求5所述的方法，其特征在于，在所述基底内形成渐变漂移区，具体包括 ...

【专利技术属性】
技术研发人员：吴孝嘉，张森，朱坤峰，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：