本发明专利技术涉及半导体技术。本发明专利技术解决了现有半导体器件在介质槽相对大间距、小密度情况下无法发挥高K介质作用问题，提供了一种槽栅半导体功率器件，其技术方案可概括为：槽栅半导体功率器件，其在半导体漂移区左右两侧增加了两个高K介质区，半导体漂移区中第一半导体区的两侧与两个第二半导体区相接触，两个高K介质区分别与两个第二半导体区的另一侧相接触。本发明专利技术的有益效果是，降低比导通电阻，提高耐压，适用于MOS器件或MOS控制的半导体器件。
【技术实现步骤摘要】
本专利技术涉及半导体技术，特别涉及具有介质槽和槽栅结构的低功耗半导体功率器件。
技术介绍
功率MOSFET (metal oxide semiconductor Field-Effect Transistor)器件耐高压需要漂移区较长且漂移区掺杂浓度低，这使得比导通电阻Rm, sp随器件耐压BV按Rm,sp - BV2卜2 6的关系增加，导致功耗增大。平面栅VDMOS (vertical double diffusion metal oxide semiconductor,垂直双扩散金属-氧化物-半导体场效应晶体管)的比导通电阻下降受JFET (junctionfield-effect transistor)效应的限制已经达到极限。由于 UMOS (U-type trench MOS,U型沟槽M0S)结构无JFET效应且沟道密度高，其比导通电阻可以做的很小。然而，在高压大电流应用时，由于漂移区的电阻占器件总电阻的绝大部分，即使采用UMOS结构仍然不能解决硅极限的问题。1993年电子科技大学的陈星弼教授提出，在纵向功率器件(尤其是纵向MOSFET)中采用交替的P柱区和N柱区结构作为漂移层的思想，并称其为“复合缓冲层”(compositebuffer layer)。耐压层中P柱区和N柱区之间也相互耗尽,使得在较高的漏极电压下,整个耐压层便完全耗尽，类似于一个本征耐压层，从而使器件的耐压得以提高。同时，超结中的N柱区可以采用较高的浓度，这样有利于降低导通电阻。1997年Tatsuhiko等人在对上述概念的总结下提出了 “超结理论”。此后“超结”(superjunction, SJ)这一概念被众多器件研究者所引用，并且得到进一步的验证。将超结引入功率VDM0S，在提高耐压的基础上降低导通电阻；但为了获得高性能的超结VDM0S，其工艺实现的难度较大。首先，VDMOS器件耐压越高，所需纵向P柱区和N柱区越深，常规“超结”结构是采用多次注入、多次外延以及退火形成，因而，超结VDMOS耐压越高，形成深P柱区和N柱区外延和注入的次数就越多，工艺难度就越大，成本高；而且，采用多次注入、多次外延以及退火形成纵向的交替的P型和N型柱区，难以形成高浓度且窄条宽的P型或N型柱区；其次，“超结”器件的电学性能对电荷非平衡很敏感，工艺上须精确控制P柱区和N柱区的宽度和浓度，否则导致器件电学性能退化；再次，器件的体二级管反向恢复变硬等，而且在大电流应用时候击穿电压下降以及由于横向PN结耗尽层扩大造成的导通电阻上升等问题。陈星弼院士在他的美国专利US7, 230，310B2 (专利技术名称superjunction voltagesustaining layer with alternating semiconductor and high-K dielectric regions)中提出，利用高K (K为相对介电系数)介质来提高器件的电学性能的思想。这种结构能够避免常规的超结P柱和N柱相互扩散的问题，而且在大电流时提高了器件的安全工作区，降低了器件的导通电阻。提高器件的电学性能是指功率器件耐压与比导通电阻之间的矛盾关系(Rm, sp - BV2-3^2-5)的改善，其思想是在耐压层中的硅与高K介质槽紧密相间则其等效、的介电常数eM将大于e Si，高K材料的K值越高e M越大，根据泊松方程可知电场斜率qND/ e m随高K材料的K值增大而减小，也就是具有高K介质的功率器件在更大的漂移区掺杂情况下才会到达相同的电场峰值，这样上述矛盾关系得到改善且高K介质的对漂移区电场调制及辅助耗尽作用在介质槽小间距、大密度情况下效果明显。但是也因此有一些不足I、介质槽小间距会使得介质槽之间的硅柱变得很薄而易碎。2、高K材料与硅之间的应力以及它们不同的热膨胀系数引的起器件的缺陷、形变甚至断裂也会随之变得严重，影响器件的性能和可靠性，同时也增加了工艺难度。所以在介质槽相对大间距、小密度情况下如果能发挥高K介质的作用，那么就能很程度上降低工艺难道提高器件性能和可靠性。常规的N沟道的槽栅超结VDMOS器件剖视图如图I所示，以半导体衬底I为水平面，其上为半导体漂移区，该半导体漂移区包括交替的第一半导体区2 (p型半导体区)和第二半导体区3 (n型半导体区)，p型半导体区2和n型半导体区3呈柱状，也称作p柱区和n柱区，p型半导体区2和n型半导体区3形成超结结构，槽栅结构13设置在n型半导体区3正上方，n型半导体区3的宽度大于槽栅结构13的宽度，槽栅结构13包括栅介质6 以及栅介质6所包围的导电材料11，从导电材料11表面引出栅电极G, —般来说,较好的情况下，P型半导体区2的杂质总量(即横向宽度和掺杂浓度的乘积)与n型半导体区3杂质总量应该相等，即电荷平衡，且在阻断状况应全耗尽。两个有源区分别设置在P型半导体区2和n型半导体区3上方并分别与栅介质6相接触，都包括p型体区5以及设置在p型体区5上面的P+半导体体接触区7和n+半导体源区9，n+半导体源区9与栅介质6相接触，源极电极S设置在P+半导体体接触区7和部分n+半导体源区9上，源极电极S与栅电极G之间具有绝缘层10，漏极电极D设置在半导体衬底I下方。
技术实现思路
本专利技术的目的是克服目前半导体器件在介质槽相对大间距、小密度情况下无法发挥高K介质作用的缺点，提供一种槽栅半导体功率器件。本专利技术解决其技术问题，采用的技术方案是，槽栅半导体功率器件，包括半导体衬底、槽栅结构、有源区及半导体漂移区，其特征在于，还包括两个高K介质区，高K介质区设置在半导体衬底上方，半导体漂移区包括第一半导体区和两个第二半导体区，第一半导体区设置在半导体衬底上方，两个第二半导体区设置在半导体衬底上方，第一半导体区的两侧分别与两个第二半导体区的一侧相接触，两个第二半导体区未与第一半导体区相接触的一侧分别与一个高K介质区相接触，所述第二半导体区3的宽度不大于第一半导体区2，第二半导体区的掺杂浓度高于第一半导体区，所述槽栅结构设置在第一半导体区上方，有源区设置在高K介质区上方，并与高K介质区的上表面相接触，且与槽栅结构相接触。具体的，所述第一半导体区与第二半导体区的导电类型相同，所述槽栅结构的宽度小于第一半导体区和第二半导体区的宽度之和。进一步的，所述第一半导体区与第二半导体区的导电类型不同，所述槽栅结构的宽度大于或等于第一半导体区的宽度，且小于第一半导体区和第二半导体区的宽度之和。具体的，还包括半导体耐压层，所述半导体耐压层设置在半导体衬底上方，第一半导体区、第二半导体区及高K介质层下方，所述半导体耐压层的导电类型与第二半导体区相同。再进一步的，所述槽栅结构的下表面等于或低于有源区的下表面。具体的，所述高K介质区的相对介电常数大于半导体漂移区的相对介电常数，所述高K介质的临界击穿电场大于30V/ u m。再进一步的，所述高K介质区垂直于半导体衬底且经过第一半导体区为中心的剖面形状为矩形或梯形或三角形。具体的，所述槽栅半导体功率器件为N沟道或P沟道的MOS器件或MOS控制的半导体器件。本专利技术的有益效果是，通过上述槽栅半导体功率器件，高K介质区提高半导体漂移区浓度且形成窄条宽的高浓度的第二半导体区形成低阻电流通道，降低比导通电阻；高K介质区自适应本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.槽栅半导体功率器件，包括半导体衬底、槽栅结构、半导体漂移区及有源区，其特征在于，还包括两个高K介质区，所述两个高K介质区设置在半导体衬底上方，半导体漂移区包括第一半导体区和两个第二半导体区，第一半导体区设置在半导体衬底上方，两个第二半导体区设置在半导体衬底上方，第一半导体区的两侧分别与两个第二半导体区的一侧相接触，两个第二半导体区未与第一半导体区相接触的一侧分别与一个高K介质区相接触，所述第一半导体区的宽度不小于第二半导体区，第二半导体区的掺杂浓度高于第一半导体区，所述槽栅结构设置在第一半导体区上方，有源区设置在高K介质区上方，并与高K介质区的上表面相接触，且与槽栅结构相接触。2.根据权利要求I所述槽栅半导体功率器件，其特征在于，所述第一半导体区与第二半导体区的导电类型相同，所述槽栅结构的宽度小于第一半导体区和第二半导体区的宽度之和。3.根据权利要求I所述槽栅半导体功率器件，其特征在于，所述第一半导体区与第二半导体区的导电类型不同，...
【专利技术属性】
技术研发人员：罗小蓉，蒋永恒，蔡金勇，范叶，王沛，王骁伟，周坤，王琦，罗尹春，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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