公开了一种提高静电保护器件维持电压的方法，包括：首先在半导体基底上制成具有寄生PNPN、PNPNP或NPNPN结构的可控硅器件；然后在可控硅器件寄生晶体管反馈路径中嵌入半导体元件，用于抑制可控硅自身的正反馈，提升可控硅作为静电保护器件时的维持电压。本发明专利技术提供的一种提高静电保护器件维持电压的方法，在半导体基底上制成具有寄生PNPN、PNPNP或NPNPN结构的可控硅器件，在可控硅器件寄生晶体管反馈路径中嵌入如二极管、二极管串、晶体管或MOS管等可抑制可控硅正反馈的半导体元件，抑制可控硅自身的正反馈，提升可控硅作为静电保护器件时的维持电压。
【技术实现步骤摘要】
本专利技术涉及半导体制造领域，具体地说涉及一种。
技术介绍
静电在自然界时刻都存在，当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，就会损坏集成电路，使芯片功能失效。在集成电路(IC)的整个生命周期中，从制造、封装、运输、装配，甚至在完成的IC产品中，都时刻面临着静电放电(ESD)的冲击。静电防护无论对于电子产品制造商还是消费者而言代价都很高。当人体能感觉到静电存在时，其产生的静电已经达到了数万伏特，足以损坏绝大部分的电子元器件。随着半导体行业的发展，特征尺寸进一步缩小，元件密度越来越大，电子元器件遭受静电损伤的可能性越来越大。所以，设计合格的静电保护是所有产业化电子器件的应有之义。在功率放大器件中，VDMOS, LDMOS, IGBT等大功率器件可以承受高电压，其所需的静电保护器件的维持电压也相应增高。可控硅器件由于自身正反馈的特点，应用于静电保护领域时具有优异的静电保护性能，但是同样的原因其维持电压被限制在1 2V内难以提升。
技术实现思路
本专利技术的目的是，提供一种利用可控硅作为静电保护器件从而提高自身维持电压及静电保护性能的一种。本专利技术提供的一种，包括首先在半导体基底上制成具有寄生PNPN、PNPNP或NPNPN结构的可控硅器件；然后在可控硅器件寄生晶体管反馈路径中嵌入半导体元件，用于抑制可控硅自身的正反馈，提升可控硅作为静电保护器件时的维持电压。进一步，所述半导体基底包括体硅或III-V族化合物半导体基底。进一步，所述III-V族化合物的半导体基底包括GaN或GaAs的半导体基底。进一步，所述具有寄生PNPN、PNPNP或NPNPN结构的可控硅器件包括两个或两个以上的寄生晶体管形成正反馈。进一步，所述可控硅器件寄生晶体管反馈路径包括两个或两个以上的寄生晶体管形成的相互间的正反馈路径。进一步，所述半导体元件是具有电流或者电压负反馈效用的半导体元件，包括二极管、晶体管或MOS管，用于抑制抑制可控硅自身的正反馈。本专利技术提供的一种，在半导体基底上制成具有寄生PNPN、PNPNP, NPNPN结构的可控硅器件，在可控硅器件寄生晶体管反馈路径中嵌入如二极管、二极管串、晶体管或MOS管等可抑制可控硅正反馈的半导体元件，抑制可控硅自身的正反馈，提升可控硅作为静电保护器件时的维持电压。附图说明图1为本专利技术实施例提供的寄生MOS高维持电压可控硅器件的剖视图2为图1所示结构的等效电路示意图3为本专利技术另一实施例寄生二极管高维持电压可控硅器件的剖视图4为图3所示结构的等效电路示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。本专利技术提供的一种，包括首先在半导体基底上制成具有寄生PNPN、PNPNP或NPNPN结构的可控硅器件；然后在可控硅器件寄生晶体管反馈路径中嵌入半导体元件，用于抑制可控硅自身的正反馈，提升可控硅作为静电保护器件时的维持电压。其中，半导体基底包括体硅及III-V族化合物的半导体基底，III-V族化合物的半导体基底包括GaN或GaAs等的半导体基底。具有寄生PNPN、PNPNP或NPNPN结构的可控硅器件包括两个或两个以上的寄生晶体管形成正反馈。控硅器件寄生晶体管反馈路径包括两个或两个以上的寄生晶体管形成的相互间的正反馈路径。在可控硅器件的寄生晶体管反馈路径中嵌入的半导体元件是具有电流或者电压负反馈效用的半导体元件，包括二极管、晶体管或MOS管等，用于抑制抑制可控硅自身的正反馈。把本专利技术提供的制备工艺制备的具有寄生PNPN、PNPNP或NPNPN结构的可控硅应用在在静电防护领域时，通过此工艺提高了其维持器件工作在回滞区域所需的最小电压， 减小了器件闩锁风险，提高了器件可靠性。本专利技术提供的一种，在半导体基底上制成具有寄生PNPN、PNPNP, NPNPN结构的可控硅器件，在可控硅器件寄生晶体管反馈路径中嵌入如二极管、二极管串、晶体管或MOS管等可抑制可控硅正反馈的半导体元件，抑制可控硅自身的正反馈，提升可控硅作为静电保护器件时的维持电压。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本专利技术。实施例一如图1所示，本专利技术提供的一种，首先在在半导体基底上形成PNPN结构的可控硅器件，在寄生PNP和NPN晶体管的正反馈路径上嵌入 MOS管器件，抑制寄生PNP和NPN晶体管间的正反馈，提升此可控硅器件作为静电保护器件时的维持电压。例如，在体硅的P型半导体衬底或外延11上形成适当浓度的N阱12，并注入P型或N型杂质形成高浓度P+区域或高浓度N+区域，如图示连接在阳极和阴极间形成了 PNPN的寄生结构。通过多晶栅13自对准形成嵌入的PMOS管，制成寄生MOS高维持电压可控硅器件。此MOS管能抑制寄生PNP和NPN晶体管间的正反馈，提升此可控硅器件作为静电保护器件时的维持电压。如图2所示，寄生PNP晶体管22和寄生NPN晶体管23构成了可控硅的正反馈回路，阱电阻MSN阱寄生电阻，衬底电阻25为P衬底或外延的寄生电阻。当器件开启寄生 PNP晶体管22和寄生NPN晶体管23工作时，寄生PNP晶体管22电流使得寄生NPN晶体管 23基区电压升高，以致寄生NPN晶体管23集电极电流增加寄生PNP晶体管22基区电压下降，导致寄生PNP晶体管22基区集电极电流进一步增大，形成正反馈过程。嵌入寄生PMOS 21抑制了寄生NPN晶体管23的反馈过程，使得寄生PNP晶体管22与寄生NPN晶体管23开启并工作时所需的维持电压升高，得到高维持可控硅器件。实施例二如图3所示，本专利技术提供的一种，首先在在半导体基底上形成PNPN结构的可控硅器件，在寄生PNP和NPN晶体管的正反馈路径上嵌入二极管或二极管串，抑制寄生PNP和NPN晶体管间的正反馈，提升此可控硅器件作为静电保护器件时的维持电压。例如，在体硅的P型半导体衬底或外延11上形成适当浓度的N阱12， 并注入P型或N型杂质形成高浓度P+区域或高浓度N+区域，如图所示连接在阳极和阴极间形成了 PNPN的寄生结构。如图示连接制成嵌入二极管或二极管串的高维持电压可控硅， 此二极管或二极管串能抑制本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：姜一波，杜寰，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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