通过确定存储元件集合对编程干扰的敏感性(1404)和采取相应预防措施(1406，1408，1410，1412)在编程操作期间在非易失性存储系统中减小编程干扰，以在需要的情况下，减小编程干扰出现的可能性。在数据下部页的编程期间，通过跟踪编程为特定状态的存储元件、以及确定数量N1和数量N2＞N1的存储元件达到特定状态需要多少编程脉冲来确定存储元件集合的自然阈值电压分布。也可以使用温度和字线位置确定对编程干扰的敏感性。预防措施(1415)可以涉及使用较高通过电压(1416)、或者放弃数据上部页(1418)或整体块(1420)的编程。在一些情形中，编程在没有预防措施的情况下继续(1414)。
【技术实现步骤摘要】
【国外来华专利技术】通过检测自然阈值电压分布预告存储器中的编程干扰
技术介绍
本技术涉及非易失性存储器。半导体存储器对于在各种电子设备中使用已变得越来越普及。例如，在蜂窝电话、 数字摄像器、个人数字助理、移动运算设备、非移动运算设备和其它设备中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪存在最普及的非易失性半导体存储器之中。通过闪存、以及某类型的EEPR0M，可以相比于传统、全功能EEPROM而言，在一个步骤中擦除整个存储器阵列、或一部分存储器的内容。传统EEPROM和闪存这二者利用处于半导体基板中通道区域上方和与半导体基板中通道区域隔离的浮栅。浮栅处于源极与漏极区域之间。在浮栅上、且与浮栅隔离地设置控制栅。通过浮栅上保留的电荷的量控制因而形成的晶体管的阈值电压(Vth)。也就是说， 通过浮栅上电荷的电平控制必须在接通晶体管以准许它的源极与漏极之间导通之前向控制栅施加的最少量电压。一些EEPROM和闪存设备具有用来储存两个范围的电荷的浮栅，因此，可以在两个状态(例如，擦除状态与编程状态)之间编程/擦除存储器元件。因为每个存储器元件可以存储数据的一位所以有时把闪存设备称作二进制闪存设备。通过识别多个不同被允许的/有效编程阈值电压范围实施多状态(也称为多电平)闪存设备。每个不同阈值电压范围对应于存储器设备中编码的数据位集合的预定值。 例如，每个存储器元件可以在把元件置于与四个不同阈值电压范围对应的四个离散电荷带中的一个时存储数据的两位。通常，作为随时间在量值上增加的一系列脉冲施加编程操作期间向控制栅施加的编程电压vreM。可以把编程电压施加到选定字线。在一个可行方式中，通过预定阶跃大小 (例如，0. 2-0. 4V)以每个连续脉冲增加脉冲的量值。可以把VreM施加到闪存元件的控制栅。 在编程脉冲之间的时段，进行验证操作。即，在连续编程脉冲之间读取正并行编程的一组元件中每个元件的编程电平以确定它是否等于或大于元件正被编程到的验证电平。对于多状态闪存元件的阵列，可以对于元件的每个状态执行验证步骤以确定元件是否达到了它的数据关联验证电平。例如，能够存储四个状态的数据的多状态存储器元件会需要执行三个比较点的验证操作。此外，当编程EEPROM或闪存设备(如NAND串中的NAND闪存设备)时，通常把Vpcm 施加到控制栅和把位线接地，以使得把来自单元或存储器元件(例如，存储元件)的通道的电子注入到浮栅中。当电子在浮栅中累积时，浮栅变得带负电荷且存储器元件的阈值电压升高而使得认为存储器元件在编程状态中。然而，仍然有问题的一个议题是编程干扰。在其它、选定NAND串的编程期间的抑制、未选定NAND串处会出现编程干扰。当未选定非易失性存储元件的阈值电压由于其它非易失性存储元件的编程而移位时出现编程干扰。在先前编程的存储元件以及尚未编程的被擦除存储元件上会出现编程干扰。附图说明图Ia是NAND串的顶视图。图Ib是NAND串的等效电路图。图2是NAND串的横截面视图。图3是描绘了三个NAND串的电路图。图4是NAND闪存元件阵列的方框图。图5是使用单个行/列解码器和读/写电路的非易失性存储器系统的方框图。图6是描绘了感测块一个实施例的方框图。图7示例了存储器阵列向用于全位线存储器架构或奇偶存储器架构的块中构筑的示例。图8描绘了一遍编程和阈值电压分布的示例集合。图9描绘了两遍编程和阈值电压分布的示例集合。图IOa-C示出了各种阈值电压分布和描述了用于编程非易失性存储器的过程。图10d-f更详细地描绘了来自图IOa的分布。图11是NAND串的横截面，且描绘了通道增压。图12a描绘了作为通过电压和温度函数的通道增压电势。图12b描绘了作为自然阈值电压分布函数的对编程干扰的敏感性。图12c描绘了作为把N2个存储元件编程为验证电平需要的编程脉冲数PPN2与把 Nl < N2个存储元件编程为验证电平需要的编程脉冲数PPm < PPN2之间差异的函数的自然阈值电压分布。图12d描绘了作为温度函数的对编程干扰的敏感性。图12e描绘了作为字线位置函数的对编程干扰的敏感性。图12f描绘了可以设置成对编程干扰敏感性的函数的通过电压。图13描绘了编程操作中的编程脉冲。图14是描述了用于编程非易失性存储器的方法概况的一个实施例的流程图。图15是描述了用于编程非易失性存储器的详细方法的一个实施例的流程图。具体实施例方式提供了检测对编程干扰的敏感性和采取相应预防措施的方法和非易失性存储系统。适合实施本专利技术的存储器系统的一个示例使用在两个选择栅之间串行布置多个晶体管的NAND闪存结构。把串行的晶体管和选择栅称作NAND串。图Ia是示出了一个NAND 串的顶视图。图Ib是其等效电路。描绘的NAND串包括在第一选择栅120与第二选择栅 122之间夹持的串行的四个晶体管，100、102、104和106。选择栅120把NAND串连接到位线 126。选择栅122把NAND串连接到源极线128。通过向控制栅120CG施加适当电压控制选择栅120。通过向控制栅122CG施加适当电压控制选择栅122。晶体管100、102、104和106 中的每个具有控制栅和浮栅。晶体管100具有控制栅100CG和浮栅10(FG。晶体管102包括控制栅102CG和浮栅102TO。晶体管104包括控制栅104CG和浮栅104TO。晶体管106 包括控制栅106CG和浮栅106TO。控制栅IOOCG连接到字线WL3，控制栅102CG连接到字线WL2，控制栅104CG连接到字线札1，控制栅106CG连接到字线Wi)。在一个实施例中，晶体管100、102、104和106各自是存储器单元。在其它实施例中，存储器单元可以包括多个晶体管或可以与描绘的不同。选择栅120连接到选择线S⑶。选择栅122连接到选择线SGS。图2提供了上述NAND串的横截面视图。在ρ阱区域140中形成NAND串的晶体管。 P阱区域又可以在P型基板144的η阱区域142内。每个晶体管包括包括控制栅(100CG、 102CG、104CG和106CG)和浮栅(10(FG、102TO、104TO和106FG)的叠栅结构。浮栅形成在氧化物或其它电介质膜顶部上P阱的表面上。在多晶硅电介质层把控制栅和浮栅隔开的情况下，控制栅在浮栅上方。存储器单元(100、102、104和106)的控制栅形成字线。在邻近单元之间共用N+掺杂层130、132、134、136和138，从而单元彼此串联以形成NAND串。这些 N+掺杂层形成单元中每个单元的源极和漏极。例如，N+掺杂层130作为晶体管122的漏极和晶体管106的源极，N+掺杂层132作为晶体管106的漏极和晶体管104的源极，N+掺杂层134作为晶体管104的漏极和晶体管102的源极，N+掺杂层136作为晶体管102的漏极和晶体管100的源极，N+掺杂层138作为晶体管100的漏极和晶体管120的源极。N+掺杂层1 连接到NAND串的位线，而N+掺杂层1 连接到多个NAND串的公共源极线。注意，虽然图la、lb和2示出了 NAND串中的四个存储器单元，但通过本文中描述的技术使用的NAND串可以具有少于四个存储器单元或多于四个存储器单元。例如，一些 NAND串将会包括8、16、本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：董颖达，辛西亚·许，
申请(专利权)人：桑迪士克技术有限公司，
类型：发明
国别省市：
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