一种1PPS锁存器制造技术

一种1PPS锁存器。包括时钟倍频模块，鉴相器，浮点DSP，二阶数字滤波器，压控振荡器。对由接收机输入的卫星1PPS和本地1PPS进行鉴相，将数字鉴相器输出的相位差值做数据类型转换输出给二阶数字滤波器，再将二阶数字滤波器输出的结果经过类型转换输出给压控振荡器，由压控振荡器产生本地1PPS。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种信号锁存器，特别是涉及一种用于IPPS信号比较的锁存器。
技术介绍
卫星导航系统主要用来导航、定位和定时，其卫星上通常安装有铯原子钟，能够提供很高精度的同步脉冲信号，其中包括秒脉冲信号(简称1PPS)。由于卫星的时钟系统具有长期稳定，对外界因素变化不敏感的特性，所以各种系统都逐步采用以卫星提供的时间信号和频率信号作为本系统的时钟参考。通常系统中都设有本地时钟，当卫星信号出现异常或不可用时，系统能够自动切换时间信号源，依靠内置高稳晶振继续提供高可靠性的时间和频率信号输出1PPS，在短时间内仍保持有较高的精度。当卫星IPPS信号可用时，系统可以利用本地IPPS信号源与卫星IPPS信号的比较，使时钟在较短的时间内达到较高的准确度。目前我国可用的卫星系统有GPS系统和北斗系统。GPS系统具有良好实时性，但由于GPS是由美国军方控制，在关键时刻使用时有极大地限制。北斗卫星系统是我国自主研制的全天候、区域性导航定位系统，具有定位、授时、通信三大功能。由于卫星发射信号到达接收端的距离遥远，在信号传输过程中一般会受到星历误差、无线链路的传输衰耗、多径效应、外界干扰引入误码及延时抖动等不同来源，不同时段的干扰，均会引起IPPS信号的漂动，如不能准确识别IPPS相位，会直接影响授时性能。
技术实现思路
本技术的目的是提供一种IPPS锁存器用于消除本地IPPS信号的累积相位误差，实现高精度、高可靠的IPPS信号输出。本技术的IPPS锁存器，包括鉴相器，二阶数字滤波器，压控振荡器，二阶数字滤波器由FPGA器件构成，FPGA器件的逻辑单元连接结构根据matlab构建的滤波模型以 VHDL硬件描述语言定义。还包括时钟倍频模块，倍频数为2或4。还包括浮点DSP，连接二阶数字滤波器的信号输入端和信号输出端。压控振荡器的输出信号经分频后作为鉴相器的输入信号。由FPGA器件构成的二阶数字滤波器包括第一乘法器，第二乘法器，第三乘法器， 加法器，累加器，第一乘法器的输出作为累加器的输入；累加器的输出和第二乘法器的输出作为加法器的输入；加法器的输出作为第三乘法器的输入。本技术的IPPS锁存器进行IPPS信号控制的方法，步骤包括卫星IPPS信号和本地IPPS信号输入鉴相器；鉴相器输出的相位差值经过浮点DSP数据类型转换为浮点型；在matlab对二阶数字滤波建模，用VHDL语言在基于FPGA的二阶数字滤波器中实现系数可调的滤波器结构，对浮点型相位差值进行平滑滤波计算；通过浮点DSP对二阶数字滤波器的输出值经过浮点DSP数据类型转换为整型；浮点DSP 003将整型数据输出给数字压控振荡器；压控振荡器根据输入的数据调整IPPS的输出相位；压控振荡器输出地IPPS信号作为输入信号，反馈回鉴相器。步骤还包括调整时钟倍频模块的倍频数，使倍频数为4，鉴相器时钟频率达到 200MHZ。步骤还包括二级数字滤波器的输出值与比例系数做乘积运算，然后进行数据类型转换。步骤还包括二级数字滤波器将鉴相器输出的鉴相值与滤波系数进行乘积运算。本技术的IPPS锁存器锁存卫星接收机输出的IPPS信号，用以得到一个稳定度高、变化平滑的本地IPPS信号。以下结合附图对本技术的实施例作进一步说明。附图说明图1为本技术一种IPPS锁存器实施例的结构示意图；图2为本技术一种IPPS锁存器实施例中基于FPGA的二阶数字滤波器的结构示意图；图3为本技术一种IPPS锁存器实施例中的二阶数字滤波器的仿真效果图。具体实施方式如图1所示，本技术IPPS锁存器的实施例包括时钟倍频模块001，鉴相器 002，浮点DSP (数字信号处理器)003，二阶数字滤波器004，压控振荡器005。时钟倍频模块001对本地时钟频率进行倍频，以实现控制鉴相器002工作频率，提高本地IPPS信号跟踪卫星IPPS信号的效果。可以根据不同的本地时钟系统的性能参数进行调整，在本实施例中倍频频率达到4倍频，200MHz。鉴相器002对卫星信号接收机输入的IPPS和本地IPPS信号进行鉴相，输出两个信号之间的相位差。浮点DSP 003将鉴相器002的输出相位差值信号转换为浮点数据类型，实现相位差值信号的高精度保真；同时可以完成将浮点数据转换为整形数据类型。二阶数字滤波器004将存在于相位差信号数据中的噪声和干扰滤除，使卫星信号传输过程中各类干扰对IPPS信号的干扰降至最低，输出平滑、陡直的控制电压数据。二阶数字滤波器004由FPGA(现场可编程门阵列)器件构成，FPGA芯片主要由可编程输入输出单元、基本可编程逻辑单元、时钟管理、嵌入块式RAM等部分组成。用户可以通过编程语言灵活控制基本可编程逻辑单元完成复杂的信号噪声过滤的业务逻辑。数字滤波的逻辑结构通过matlab数学软件的实时仿真，形成滤波模型，然后以 VHDL (高速集成电路硬件描述语言)将模型的控制逻辑以控制代码形式写入FPGA器件，实现数字信号滤波，可以突出有用频率的信号，衰减无用频率的信号，抑制干扰和噪声，以达到提高信噪比或选频的目的。控制电压数据经浮点DSP 003转换为整形数据类型，由压控振荡器005形成控制电压值，调整本地IPPS信号的输出相位。本技术的IPPS锁存器实施例通过鉴相器002，二阶数字滤波器004和压控振荡器005形成锁相环路，压控振荡器005输出的IPPS信号经分频后与卫星IPPS信号作为本地鉴相器002的输入信号，实现本地IPPS信号与卫星IPPS信号频率和相位的同步。在利用本技术的IPPS锁存器进行IPPS信号控制的方法，包括使用4倍频的时钟倍频模块001，使鉴相器002时钟频率达到200MHZ ；卫星IPPS信号和本地IPPS信号输入鉴相器002 ；鉴相器002输出的相位差值经过浮点DSP 003数据类型转换为浮点型；在matlab对二阶数字滤波建模，用VHDL语言在基于FPGA的二阶数字滤波器004 中实现系数可调的滤波器结构，对浮点型相位差值进行平滑滤波计算；通过浮点DSP 003对二阶数字滤波器004的输出值与比例系数做乘积运算，将运算的值经过浮点DSP 003数据类型转换为整型；浮点DSP 003将整型数据输出给数字压控振荡器005 ；压控振荡器005根据输入的数据调整IPPS的输出相位；压控振荡器005输出地IPPS信号作为输入信号，反馈回鉴相器001。如图2所示，由FPGA器件构成的二阶数字滤波器004包括第一乘法器MOOl，第二乘法器M002，第三乘法器M003，加法器SOOl，累加器AOOl。第一乘法器MOOl和第二乘法器M002将鉴相器002输出的鉴相值si03分别与滤波系数siOl、si02进行乘积运算；将第一乘法器MOOl的乘积结果送到累加器AOOl进行累加；将累加器AOOl输出的数据与第二乘法器M002输出的数据输出给加法器SOOl ；将加法器SOOl输出的数据与比例系数si04在第三乘法器M003中进行乘积运算，将结果数据输出ο如图3所示，通过利用matlab数学仿真软件，对二阶数字滤波器004数学模型的仿真计算，可以直观的看到经过二阶数字滤波器004后的IPPS相位差信号平滑，电平前后沿陡直，电平完整。在较长的计数周期内，信号平稳。以上所本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：刘忠华，李大勇，王振伟，
申请(专利权)人：北斗天汇北京科技有限公司，
类型：实用新型
国别省市：