本发明专利技术揭示用于多电平编程检验的方法、存储器装置及存储器系统。在此一种方法中，将一系列编程脉冲施加到待编程的存储器单元。在每一编程脉冲之后将处于初始编程检验电压的编程检验脉冲施加到所述存储器单元。所述初始编程检验电压为已增加快速电荷损失电压的检验电压。在编程脉冲已达到某一参考电压或编程脉冲的数量已达到脉冲计数阈值之后从所述初始编程检验电压中减去所述快速电荷损失电压。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体来说涉及存储器，且在一特定实施例中本专利技术涉及非易失性存储器。
技术介绍
快闪存储器装置已发展成为用于广泛的电子应用的非易失性存储器的普遍来源。 快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。快闪存储器的常见用途包括个人计算机、快闪驱动器、数码相机及蜂窝式电话。程序代码及系统数据(例如基本输入/输出系统(BIOS))通常存储于快闪存储器装置中以供在个人计算机系统中使用。图1展示典型的现有技术编程及检验操作的Ni对时间的绘图。所述图展示正施加到目标存储器单元作为字线电压Vi的递增增加的编程脉冲101系列。所述编程脉冲增加所述目标存储器单元的浮动栅极上的电荷电平，借此增加所述单元的阈值电压vt。在每一编程脉冲101之后，检验脉冲102以Vvfy电平发生，以确定所述单元的阈值电压是否已增加到目标已编程电平。在编程之后，所述存储器单元可经历多种形式的电荷损失。这些电荷损失形式包括单个位电荷损失、固有电荷损失及快速电荷损失。单个位电荷损失是从浮动栅极经过隧道氧化物到作用区展现电子泄漏的有缺陷存储器单元的结果。此泄漏通常归因于氧化物缺陷或陷阱辅助的穿隧且导致低劣的长期数据保持。固有电荷损失是隧道氧化物界面附近的电子陷阱向外到沟道区的退陷阱化 (detrapping) 0固有电荷损失可因高温应力而加速且发生长的时间周期。所陷获电荷初始致使单元Vt显现为高于被编程的浮动栅极。在编程之后较长时间这些电子的退陷阱化接着导致阈值电压的一次性移位。快速电荷损失是隧道氧化物界面附近的电子陷阱向外到沟道区的退陷阱化且在编程脉冲之后导致立即Vt移位。当单元通过检验操作时，已编程阈值电压由于隧道氧化物中的所陷获电荷而显现为较高。当在已完成编程操作之后读取所述单元时，由于隧道氧化物中的电荷泄漏出到沟道区，所述单元具有低于在编程检验操作期间获得的Vt的Vt。此可需要Vt分布的扩大以便适应给定状态的所有可能阈值电压。图2展示正在编程的目标单元的所得\。顶部Vt绘图212、216为最大阈值电压且下部Vt绘图211、214为最小阈值电压，如图3中所图解说明。当将图1的编程脉冲101 施加到目标单元控制栅极时，Vt 211、212增加到大约Vt vfy电平。一旦处于此电平，则目标单元经检验且被禁止进一步编程。图中展示理想Vt 213、215将电平停留在Vt处。然而，目标单元的实际Vt 214,216在最后编程脉冲之后几乎立即开始减小。图3图解说明以图1中所示的方式编程到目标已编程状态的存储器单元的典型的现有技术Vt分布。在图3中，虚线300表示理想分布，而实线301表示实际分布。理想分布300的下部端305对应于具有根据图2的绘图213的Vt的存储器单元且理想分布300的上部端310对应于具有根据绘图215的Vt的存储器单元。类似地，实际分布301的下部端 306对应于具有根据绘图214的Vt的存储器单元且实际分布301的上部端307对应于具有根据绘图216的Vt的存储器单元。以Vpgm vfy电压检验理想分布300的下部端处的单元。在这些单元的编程操作及随后禁止之后，分布沿负方向移位等于Vea的量且在下部Vt 306处结束。分布的此移位将使扩大的分布成为必需，所述扩大的分布在实际下部Vt 306处开始且扩展到理想上部Vt 310。在单电平单元(SLC)存储器装置中，Vt分布扩大通常不影响已编程存储器单元的读取。然而，在多电平单元(MLC)存储器装置中，状态分布通常更紧密地间隔，以便适合低供电电压范围内的所有状态。在MLC装置中扩大Vt分布因此可减少编程到所述装置中的状态的数目。另外，扩大的Vt分布可重叠且导致读取不同状态时的错误。出于上文陈述的原因，且出于下文陈述的所属领域的技术人员在阅读及理解本说明书之后将明了的其它原因，此项技术中需要减小存储器装置中的电荷损失的效应。
技术实现思路
附图说明图1展示典型的现有技术编程操作的Vwl对时间的绘图。图2展示在图1的典型的现有技术编程操作期间目标单元的实际及理想Vt的绘图。图3展示已受快速电荷损失影响的根据图2的典型的现有技术Vt分布。图4展示存储器阵列的一部分的一个实施例的示意图。图5展示根据图4的存储器阵列的Vt分布的一个实施例。图6展示用于编程及并入有多电平检验的编程检验的方法的一个实施例的流程图。图7展示根据图6的方法的编程及检验脉冲的Vwl对时间的绘图。图8展示用于编程及并入有多电平检验的编程检验的方法的替代实施例的流程图。图9展示存储器系统的一个实施例的框图。 具体实施例方式在本专利技术的以下详细说明中，参照形成本专利技术的一部分且其中以图解说明的方式展示可实践本专利技术的特定实施例的附图。在图式中，贯穿数个视图以相同编号描述大致类似的组件。充分详细地描述这些实施例以使所属领域的技术人员能够实践本专利技术。在不背离本专利技术范围的情况下，可利用其它实施例且可做出结构、逻辑及电方面的改变。因此，不应以限定意义考虑以下详细说明，且本专利技术的范围仅由所附权利要求书及其等效物界定。图4图解说明NAND架构存储器阵列401的一部分的示意图，NAND架构存储器阵列 401包含可对其操作用于电荷损失补偿的方法的一个实施例的非易失性存储器单元的串联串。虽然随后论述是参照NAND存储器装置，但本专利技术实施例并不限于此架构而是也可用于其它存储器装置架构中。所述阵列由布置成列(例如，串联串404、405)的非易失性存储器单元401的阵列组成。单元401中的每一者在每一串联串404、405漏极到源极耦合。横越多个串联串404、 405的存取线(例如，字线WLO到WL31连接到一行中的每一存储器单元的控制栅极，以便给所述行中的所述存储器单元的所述控制栅极施偏压。数据线(例如，位线BL1、BU)耦合到所述串且最终连接到读出放大器(未展示)，所述读出放大器通过感测特定位线上的电流或电压来检测每一单元的状态。存储器单元的每一串联串404、405通过源极选择栅极416、417耦合到源极线406 且通过漏极选择栅极412、413耦合到个别位线BL1、BL2。源极选择栅极416、417由耦合到其控制栅极的源极选择栅极控制线SG(S)418控制。漏极选择栅极412、413由漏极选择栅极控制线SG(D)414控制。每一存储器单元可作为单电平单元(SLC)或多电平单元(MLC)而进行编程。每一单元的阈值电压(Vt)指示存储于所述单元中的数据。举例来说，在SLC中，0.5V的Vt可指示已编程单元，而-0. 5V的Vt可指示已擦除单元。MLC使用多个Vt范围，每一范围各自指示不同状态。多电平单元可通过给存储于所述单元上的特定电压范围指派位模式来利用传统快闪单元的模拟性质。取决于指派给所述单元的电压范围的数量，此技术准许每单元存储两个或两个以上位。图5图解说明可将阵列的存储器单元编程到的四个可能状态(例如，00、01、10及 11)的Vt分布的一个实施例。此图展示存储器单元的Vt对处于每一已编程或已擦除状态的单元的数目。图5的此图示展示逻辑11状态501为最负状态且通常称作已擦除状态。逻辑10 状态502为最正状态。逻辑01状态503及逻辑00状态504位于最负状态501与最正状态 502之间。图5的本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：金泰勋，何德平，杰弗里·艾伦·克赛尼希，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：
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