超低介电常数薄膜铜互连的制作方法技术

技术编号:7201614 阅读:262 留言:0更新日期:2012-04-11 18:40
本发明专利技术涉及一种超低介电常数薄膜铜互连的制作方法,该种制作方法在超低介电常数薄膜上将要形成通孔和沟槽的区域覆盖遮蔽图形,使得超低介电常数薄膜经紫外线照射后仅在上述区域外得到多孔结构的超低介电常数薄膜,将要形成通孔和沟槽区域的超低介电常数薄膜结构致密,不会在后续的等离子体刻蚀中、灰化步骤中、溅射淀积势垒层和籽晶层中、化学机械研磨中造成损伤。本发明专利技术所述的制作方法具有超低介电常数薄膜的介电常数不变、稳定的优点,同时此制作方法也使得制作流程中刻蚀、灰化、清洗工艺容易完成、效果好。

【技术实现步骤摘要】

本专利技术涉及半导体器件,特别涉及一种。
技术介绍
随着超大规模集成电路工艺技术的不断进步,半导体器件的特征尺寸不断缩小, 芯片面积持续增大,互连引线的延迟时间已经可以与器件门延迟时间相比较。人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻,C指电容)延迟显著增加的问题。 特别是由于金属布线线间电容的影响日益严重,造成器件性能大幅度下降,已经成为半导体工业进一步发展的关键制约因素。为了减小互连造成的RC延迟,现已采用了多种措施。互连之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有较低的电阻率,优越的抗电迁移特性和高的可靠性,能够降低金属的互连电阻,进而减小总的互连延迟效应,现已由常规的铝互连改变为低电阻的铜互连。同时降低互连之间的电容同样可以减小延迟,而寄生电容C正比于电路层绝缘介质的相对介电常数k,因此使用低k材料作为不同电路层的绝缘介质代替传统的SiO2介质已成为满足高速芯片的发展的需要。为了减小金属互连层之间的寄生电容,现有技术有使用低介电常数(low-k)材料甚至超低介电常数(imtra-low-k)材料,而为了降低介电常数,低介电常数材料和超低介电本文档来自技高网...

【技术保护点】
1.一种超低介电常数薄膜铜互连的制作方法,其特征在于:在硅片上沉积刻蚀停止层,在刻蚀停止层上沉积超低介电常数薄膜;通过光刻在超低介电常数薄膜上形成遮蔽图形,然后用紫外线照射超低介电常数薄膜,在超低介电常数薄膜中除遮蔽图形以下的区域外形成多孔结构,去除遮蔽图形;在超低介电常数薄膜上依次沉积氧化物硬模和金属硬模,在金属硬模上涂覆光刻胶并通过光刻形成通孔和/或沟槽的光刻窗口,刻蚀所述光刻窗口内的金属硬模,刻蚀停留在氧化物硬模上,去除金属硬模上的光刻胶,在金属硬模中形成刻蚀窗口,刻蚀所述刻蚀窗口内的氧化物硬模、超低介电常数薄膜及刻蚀停止层,形成通孔和/或沟槽;在通孔和/或沟槽内溅射沉积金属势垒层和铜的...

【技术特征摘要】

【专利技术属性】
技术研发人员:陈玉文
申请(专利权)人:上海华力微电子有限公司
类型:发明
国别省市:31

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