平坦化凹槽和形成半导体结构的方法技术

本发明专利技术公开了一种平坦化凹槽的方法，首先，提供一基底包括一凹槽部分和一平坦部分，然后，进行一氧化速率改变步骤用来改变凹槽部分的氧化速率，使得凹槽部分的氧化速率与平坦部分的氧化速率不相同，然后，形成两层氧化层分别位于凹槽部分和平坦部分，上述的两层氧化层的厚度不相同，最后，移除氧化层并且于基底上形成一平坦表面。

【技术实现步骤摘要】

本發明涉及一種平坦化凹槽的方法，特别是涉及一種平坦化溝渠側壁上的凹槽的方法。
技术介绍
为了要在有限的芯片面积上设置最多的半导体装置，使得生产制造成本能够降低，本领域中的技術人員不断提出多种方法，使得装置的尺寸越来越小且芯片上的装置密度越来越大。一方面，当装置的尺寸缩小时可以得到更快的操作速度，另一方面，当装置的尺寸缩小时还可以降低装置的操作电能消耗。于是，缩小集成电路的布局结构成为本领域技術人員研究的重要课题。对DRAM來説，为了追求面积更小，将造成电容变小，为了保持讯号正确，在制作技术上，产生两大种类，分别是堆叠式(Mack)及沟槽式(Trench)两种，堆叠式电容的制作方式包括在一牺牲层中形成一沟渠，然后，于沟渠中依序形成一下电极、一介电层和一上电极。然后，移除上述的一牺牲层以形成一堆叠式电容。而沟槽式电容则是将一电容形成在一位于基底中的沟渠内。不管是堆叠式或是沟槽式电容，其电容值的增加必需要靠增加电容的宽度或高度，因为芯片面积有限，所以电容的宽度无法增加，所以，只能靠增加电容高度来提升电容值。要增加堆叠式或是沟槽式电容的高度，就需增加形成电容的沟渠的深度，当沟渠深度增加的时候，其长宽比(aspect ratio)也会变大。此外，除了用来制作电容时所用到的沟渠，在半导体装置中，也有其它装置也具有沟渠的形状，为了提升集成程度，这些沟渠的长宽比也需要提升。但是，长宽比大的沟渠，其侧壁表面在制作过程中容易出现缺陷，例如在侧壁表面上产生凹槽，进而造成装置的性能不佳。
技术实现思路
因此，本专利技术提供一平坦化凹槽的方法，其适用于半导体工艺，可将已经形成在表面上的凹槽去除，特别是可以利用在沟渠的侧壁上。本专利技术提供一种平坦化凹槽的方法，首先，提供一基底包括一凹槽部分和一平坦部分，然后，进行一氧化速率改变步骤以改变凹槽部分的氧化速率，使凹槽部分的氧化速率与平坦部分的氧化速率不相同，然后，形成两层氧化层分别位于凹槽部分和平坦部分，其中上述的氧化层的厚度不相同以及移除氧化层并且于基底上形成一平坦表面。本专利技术提供一种形成半导体结构的方法，首先，提供一基底包括一沟渠，其中沟渠包括一侧壁包括一凹槽部分和一平坦部分，进行一氧化速率改变步骤以改变凹槽部分的氧化速率，使凹槽部分的氧化速率与平坦部分的氧化速率不相同，形成两层氧化层分别位于凹槽部分和平坦部分，其中氧化层的厚度不相同以及移除氧化层并且形成一平坦化的侧壁。 本专利技术的方法特别适用于在基底上形成有许多沟渠的情况，并且每个沟渠都至少具有一个凹槽部分，这些凹槽部分会使得沟渠和沟渠间的距离很难控制，而本专利技术的方法可以去除这些凹槽部分，使得沟渠间的距离相同。附图说明 14沟渠16垂]1侧壁18凹槽部分19弧形表面20平坦部分22犠牲层24主表面26、第—-氧化层12628,128第二氧化层50基底56水平表面58凹槽部分60平坦部分200平坦化表具体实施例方式在集成电路的制作中，常常使用沟渠将装置或电路埋入于半导体基底中，举例来说，堆叠式或是沟槽式电容皆要利用沟渠制作。另外，浅沟渠隔离或是凹入式晶体管的制作过程也是由形成沟渠开始的。在沟渠的形成过程中，在沟渠的侧壁上会形成不被需要的凹槽，而本专利技术提供了平坦化凹槽的方法。但本专利技术的方法不限于使用在平坦化沟渠侧壁上的凹槽，也可以使用在任何需要平坦化的半导体基底表面。图1至图5是一种平坦化凹槽的方法的示意图。首先，提供一基底10其表面覆盖一图案化掩模12，基底10可能是一半导体基底，如硅基底。如图2所示，利用图案化掩模 12为掩模，进行一干式蚀刻，蚀刻基底10并且在基底10中形成一沟渠14。然后，去除图案化掩模12。沟渠14具有一垂直侧壁16，垂直侧壁16可包括一凹槽部分18和一平坦部分20， 由于干式蚀刻的特性，会在凹槽部分18内造成一凹槽位于基底10中，因此凹槽本质上具有弧形表面19。如图3所示，形成一犠牲层22填满沟渠14后，进行一氧化速率改变步骤，例如一离子注入工艺，用来改变凹槽部分18内的基底10的氧化速率，并且使得凹槽部分18 内的基底10的氧化速率与平坦部分20内的基底10的氧化速率不相同。上述的离子注入工艺是将掺质注入基底10中，而掺质和基底10的一主表面M间具有一预定深度。在凹槽部分18的掺质浓度会高于在平坦部分20的掺质浓度，通常在平坦部分20的掺质浓度是零， 也就是只在凹槽部分18注入掺质，但根据不同作法，平坦部分20也可以适量注入掺質。掺质可以是P型掺质或是N型掺质，在本专利技术中，掺质可以是N型掺质。根据本专利技术的优选实施例，位于凹槽部分18内的掺质浓度可以和凹槽部分18的深度相关，上述的深度是指凹槽部分18和主表面M间的距离。举例来说，请参考图3，位在深度D1的凹槽部分18其掺质浓度较位在深度&的凹槽部分18来得高，而深度D2大于深度Dp在离子注入工艺时，犠牲层22用于防止掺质注入平坦部分20内的基底10，犠牲层 22可以是光致抗蚀剂、碳化硅或是其它适合的材料。在氧化速率改变步骤完成后，如图4所示，利用反应气体(forming gas)，氧化基底10并且用反应气体同时去除犠牲层22，值得注意的是基底10的氧化速率和其中所含的掺质浓度有关，掺质浓度越高基底10的氧化速率越低，由于凹槽部分18内注入较多掺质，而平坦部分20内注入较少掺质或是甚至没有注入，因此凹槽部分18内的基底10的氧化速率会较平坦部分20的基底10的氧化速率慢。在基底10氧化后，会形成两层氧化层于基底10上，例如一第一氧化层沈和一第二氧化层观，分别形成在凹槽部分18和平坦部分 20内的基底10上，其中第一氧化层沈和一第二氧化层观的厚度不相同，如同上述，因为凹槽部分18的氧化速率较平坦部分20慢，所以造成第一氧化层沈的厚度小于第二氧化层 28的厚度。第一氧化层沈和第二氧化层观可以是氧化硅。根据本专利技术的优选实施例，当凹槽部分18内的基底10中的掺质浓度，随着凹槽部分18的深度变化时，第一氧化层沈则会有不均勻的厚度。如图5所示，去除第一氧化层沈和一第二氧化层观，去除方式可以利用湿蚀刻，此时，沟渠14的垂直侧壁16已经被平坦化，原来的凹槽部分18被移除，并且垂直侧壁16形成一平坦表面。在平坦化沟渠的垂直侧壁后，一半导体装置例如一电容、一浅沟渠隔离或是一凹入式晶体管可以接续形成在沟渠中，以形成电容作为例子，首先可以形成一下电极于沟渠的垂直侧壁和底部，然后，形成一电容介质层覆盖下电极，再形成一上电极覆盖于电容介质层，然后进行平坦化工藝，使上电极、电容介质层和下电极的上表面与基底的主表面切齐。 最后，移除基底，此时一堆叠式电容已经完成。本专利技术的另一优选实施例提供了一种形成半导体结构的方法，其可以应用在去除基底的水平表面上的凹槽。图6至图8是一种形成半导体结构的方法。如图6所示，一基底50包括一水平表面56，水平表面56可以包括一凹槽部分58和一平坦部分60，凹槽部分 58内有凹槽位于基底50中，此凹槽具有弧形表面，而凹槽部分58可以经由上述的平坦化凹槽的方法来移除，举例来说，可以先利用上述的氧化速率改变步骤，以一图案化的掩模52 作是掩模，将掺质注入凹槽部分58，然后进行氧化制程，氧化基底50以形成一第一氧化层 126和一第二氧化层1 分别位于凹本文档来自技高网...

【技术保护点】
１．一种平坦化凹槽的方法，其特征在于包括：提供一基底包括一凹槽部分和一平坦部分；进行一氧化速率改变步骤以改变上述的凹槽部分的氧化速率，使得上述凹槽部分的氧化速率与上述平坦部分的氧化速率不相同；形成两层氧化层分别位于上述凹槽部分和上述平坦部分，其中上述的些氧化层的厚度不相同；以及去除上述的两层氧化层并且于上述的基底上形成一平坦表面。

【技术特征摘要】
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【专利技术属性】
技术研发人员：赖朝文，林靖凯，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71