响应于外部地址来替代有缺陷存储器块制造技术

本发明专利技术提供电子系统及操作存储器装置的方法。在一个此种实施例中，存储器装置（１００）接收外部地址，所述外部地址代替所述存储器装置（１００）的存储器块序列（２１０）中的有缺陷存储器块（２１０２）而寻址所述存储器块序列（２１０）中的无缺陷存储器块（２１０３）以使得所述无缺陷存储器块（２１０３）替代所述有缺陷存储器块（２１０２）。所述无缺陷存储器块（２１０３）为所述存储器块序列（２１０）中跟在所述有缺陷存储器块（２１０２）后面的可用于替代所述有缺陷存储器块（２１０２）的紧接无缺陷存储器块。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般来说涉及存储器装置，且特定来说本专利技术涉及响应于外部地址来替代有缺陷存储器块。
技术介绍
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。快闪存储器装置已发展成用于广泛电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。 通过编程电荷存储节点(例如，陷获层)或其它物理现象(有时称作写入)，所述单元的阈值电压的改变确定每一单元的数据值。快闪存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、蜂窝式电话及可抽换式存储器模块。NAND快闪存储器装置为常见类型的快闪存储器装置，如此称谓是针对布置基本存储器单元配置的逻辑形式而言。通常，NAND快闪存储器装置的存储器单元阵列经布置使得所述阵列的一行中的每一存储器单元的控制栅极连接在一起以形成存取线，例如，字线。所述阵列的列包括在一对选择线(源极选择线与漏极选择线)之间从源极到漏极串联连接在一起的存储器单元串(经常称作NAND串)。所述源极选择线包括在NAND串与所述源极选择线之间的每一交叉点处的源极选择栅极，且所述漏极选择线包括在NAND串与所述漏极选择线之间的每一交叉点处的漏极选择栅极。所述选择栅极通常为场效应晶体管。每一源极选择栅极连接到源极线，而每一漏极选择栅极连接到数据线，例如，列位线。行解码器通过选择连接到存储器单元的控制栅极的字线激活一行存储器单元来存取存储器阵列。另外，驱动连接到每一串的未选存储器单元的控制栅极的字线以将每一串的未选存储器单元作为传送晶体管来操作，使得所述未选存储器单元以不受其所存储的数据值限制的方式使电流通过。接着，电流经由对应选择栅极穿过每一 NAND串从列位线流动到源极线，此仅由每一串的选定存储器单元限制。此将选定存储器单元行的当前经编码数据值放置于列位线上。存储器装置通常放置成经由输入/输出接口与控制器(例如处理器、主机控制器或其它外部主机装置)通信(例如)以形成电子系统的部分。所述存储器装置从控制器接收控制信号、命令信号(有时称作命令)、地址信号(有时称作地址)及数据信号(有时称作数据)并向控制器输出数据。缺陷可发生在制造具有存储器单元行及存储器单元列的存储器阵列期间，从而导致有缺陷行或有缺陷列。通常通过将选择性地替代有缺陷元件的冗余元件并入存储器中来解决此问题。冗余行是在快闪存储器中用以替代有缺陷主要行的冗余元件的常见形式。举例来说，对于NAND快闪存储器阵列，冗余行的块(通常称作冗余块)替代主要行的有缺陷块(通常称作主要块)。冗余块通常位于存储器阵列中不同于主要块的部分中。一般来说，冗余电路用于将指向有缺陷主要块的存取请求选择性地路由到位于所述阵列的不同位置中的冗余块。一些存储器装置(包括一些快闪存储器装置)利用非易失性寄存器来存储经指定而被替代的主要块的地址。将来自主机控制器的地址请求与存储于存储器装置处的寄存器中的有缺陷主要块的地址进行比较，例如，通过冗余电路。如果地址请求匹配存储于寄存器中的有缺陷主要块的地址，那么冗余电路将所述存取请求指向到或映射到冗余块而非所述有缺陷主要块。用冗余块替代有缺陷主要块的过程对主机控制器通常为透明的，在于主机控制器不知晓其发送到存储器装置的地址是有缺陷块的地址。也就是说，主机控制器认为其正在存取存储器阵列中对应于主机控制器发送到存储器装置的地址的位置(有缺陷块的位置) 处的存储器块。相反，主机控制器正在存取位于阵列内的不同位置处的冗余块。当将电压施加到字线时通常存在沿所述字线的长度的电压延迟，此归因于电阻性及电容性效应(通常称作RC延迟)。所述RC延迟随距字线的施加有所述电压的端(例如， 距最接近于行解码器的端)的距离的增加而增加。此外，通常存在沿位线的电压延迟，其中所述延迟随沿位线与读出放大器的距离的增加而增加。在一些情况下，主机控制器可经编程以补偿在存储器单元处由于所述存储器单元距行解码器及/或读出放大器的距离所致的电压延迟。然而，如果含有正被补偿的存储器单元的块是地址被映射到位于阵列中的不同位置处的冗余块的有缺陷块，那么可能出现问题。这是因为主机控制器经编程以基于阵列内的有缺陷存储器块的位置而非基于冗余块的位置来补偿延迟。也就是说，将所述补偿施加到冗余块中的存储器单元仿佛使其位于有缺陷块的位置处。出于上述原因，且出于所属领域的技术人员在阅读且理解本说明书之后将明了的下述其它原因，在此项技术中需要替代冗余方案。附图说明图1是根据本专利技术实施例的电子系统的实施例的简化框图。图2图解说明根据本专利技术另一实施例的存储器阵列的实施例。图3图解说明现有技术的存储器阵列。具体实施例方式在以下详细说明中，参考形成本文一部分的附图，且附图中以图解说明的方式展示其中可实践本专利技术的特定实施例。图式中，所有数个视图中相似编号描述大致类似的组件。充分详细地描述这些实施例旨在使所属领域的技术人员能够实践本专利技术。可利用其它实施例且可在不背离本专利技术的范围的前提下对本专利技术作出结构、逻辑及电方面的改变。因此，以下详细说明不应以限定意义理解，且本专利技术的范围仅由所附权利要求及其等效物界定。图1是根据一实施例耦合到控制器130作为电子系统(例如个人数字助理(PDA)、 数码相机、数字媒体播放器、蜂窝式电话等等)的一部分的NAND快闪存储器装置100的简化框图。控制器130可为处理器、存储器控制器或其它外部主机装置。存储器装置100包括布置成若干行及若干列的存储器单元阵列104。提供行解码器108及列解码器110以解码地址信号。接收并解码地址信号以存取存储器阵列104。存储器装置100还包括输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。对于一个实施例，控制电路112经配置以管理存储器阵列104的一个或一个以上有缺陷存储器单元块(例如， 含有一个或一个以上有缺陷存储器单元行)的地址到控制器130的输出。地址寄存器114耦合于I/O控制电路112与行解码器108及列解码器110之间以在解码之前锁存地址信号。命令寄存器1 耦合于I/O控制电路112与控制逻辑116之间以锁存传入命令。控制逻辑116响应于所述命令来控制对存储器阵列104的存取且为控制器130产生状态信息。控制逻辑116耦合到行解码器108及列解码器110以响应于所述地址来控制行解码器108及列解码器110。控制逻辑116还耦合到高速缓冲存储器寄存器118。高速缓冲存储器寄存器118 如控制逻辑116引导而锁存数据(传入或传出)以在存储器阵列104正忙于分别写入或读取其它数据时暂时存储数据。在写入操作期间，将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器阵列104 ；接着，将新的数据从I/O控制电路112锁存于高速缓冲存储器寄存器118中。在读取操作期间，将数据从高速缓冲存储器寄存器118 传递到I/O控制电路112以供输出到控制器130 ；接着，将新的数据从数据寄存器本文档来自技高网...

【技术保护点】
１．一种操作存储器装置（１００）的方法，其包含：接收外部地址，所述外部地址代替所述存储器装置（１００）的存储器块序列（２１０）中的有缺陷存储器块（２１０２）而寻址所述存储器块序列中的无缺陷存储器块（２１０３）以使得所述无缺陷存储器块（２１０３）替代所述有缺陷存储器块（２１０２）；其中所述无缺陷存储器块（２１０３）为所述存储器块序列（２１０）中跟在所述有缺陷存储器块（２１０２）后面的可用于替代所述有缺陷存储器块（２１０２）的紧接无缺陷存储器块。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：维索·沙林，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US