半导体器件结构及其制造方法技术

本发明专利技术提出一种半导体器件结构及其制造方法，该半导体器件结构，包括：半导体衬底；沟道区，形成于所述半导体衬底上；栅极区，形成于所述沟道区上；源/漏区，形成于所述沟道区两侧；金属塞，与所述栅极区或源/漏区接触；介质层，围绕所述金属塞形成，并且从所述金属塞的底部到顶部，所述介质层是一次成型的。本发明专利技术的实施例适用于增强器件的沟道应力，并且减少器件的寄生电容。

【技术实现步骤摘要】

本专利技术涉及半导体设计及制造
，特别涉及一种能够增强沟道应力的半导体器件结构及其制造方法。
技术介绍
随着半导体器件结构的不断缩小，沟道区载流子的迁移率受到很大的影响。为了能够改善沟道区载流子的迁移率，一种常用的办法就是利用应力工程，例如可以在源/漏区结构或器件结构上方的层间介质层中施加应力。对于pMOSFET(p型金属氧化物半导体场效应晶体管)需要在沟道区中施加压应力，对于nMOSFET(n型金属氧化物半导体场效应晶体管)需要在沟道区中施加拉应力。现有技术中，在沟道区中施加应力的常规方式如图1所示：在形成栅堆叠100、源/漏区200以及其上的金属硅化物(图中未示出)之后，依次淀积应力氮化物层300和其它介质层400(例如氧化物层)。其中，对于pMOSFET，应力氮化物层300具有压应力，对于nMOSFET，应力氮化物层300具有拉应力，从而能够分别对pMOSFET的沟道两侧施加压应力或者对nMOSFET的沟道两侧施加拉应力。可以通过控制淀积过程的工艺参数形成氮化物层的应力。然后刻蚀氧化物层400和应力氮化物层300至金属硅化物以形成接触孔，接着在接触孔中填充金属或其它导电材料以形成金属塞500。现有技术的问题在于，形成金属塞的过程会导致预先形成的应力氮化物层内部的应力削弱或完全损耗，而且，随着栅堆叠的高度和间距的减小，这种应力损耗效应会越来越明显。
技术实现思路
本专利技术的目的旨在至少解决上述技术问题之一，特别是解决先形成的应力氮化物层的内部应力由于后续金属塞的形成而被削弱的问题。为达到上述目的，本专利技术一方面提出了一种半导体器件结构，包括：半导体衬底；沟道区，形成于半导体衬底上；栅极区，形成于沟道区上；源/漏区，形成于沟道区两侧；金属塞，与栅极区或源/漏区接触；介质层，围绕金属塞形成，并且从金属塞的底部到顶部，介质层是一次成型的。优选地，介质层的材料具有应力，例如对于pMOSFET，介质层具有压应力，对于nMOSFET，介质层具有拉应力。介质层的材料可以包括应力氮化物。优选地，介质层的材料可以包括低k介质材料，例如可以是SiO2、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、PSG和BPSG中的一种或多种的组合。可选地，源/漏区嵌入于半导体衬底形成；或源/漏区为提升型源/漏区(raised S/D)。对于pMOSFET，源/漏区可以由SiGe形成，对于nMOSFET，源/漏区可以由Si:C形成。优选地，其中栅极区的外侧与介质层直接接触，能够减小栅极寄生电容。在本专利技术的一个实施例中，只有源/漏区上与金属塞接触，并且所述金属塞与栅极区等高。因此本专利技术的实施例可以兼容双接触孔形成工艺。本专利技术另一方面提出一种上述半导体器件结构的形成方法，包括以下步骤：提供半导体衬底；在半导体衬底上形成栅极区以及栅极区外侧的侧墙；在栅极区的两侧形成源/漏区；在半导体衬底上与栅极区或源/漏区对应形成金属塞；在半导体衬底上形成第一介质层，以使金属塞的底部到顶部被第一介质层环绕。优选地，栅极区由牺牲栅极形成；则在形成侧墙之后，方法进一步包括：将牺牲栅极去除以在侧墙内形成开口；以及在开口中形成替代栅极。其中，在开口中形成替代栅极之前，可以进一步包括：在开口中形成栅介质层。优选地，在半导体衬底上与所述栅极区和源/漏区对应形成金属塞包括：在半导体衬底上形成第二介质层；在第二介质层中，与栅极区或源/漏区对应形成接触孔，并在接触孔内填充金属形成金属塞；将第二介质层去除。在本专利技术的一个实施例中，仅与源/漏区对应形成接触孔，在所述接触孔内填充金属形成金属塞，并且形成的接触孔与所述栅极区等高。因此本专利技术的实施例还可以兼容双接触孔形成工艺。形成第一介质层的方法可以包括：采用等离子体增强化学气相淀积形成具有应力的第一介质层。对于pMOSFET，第一介质层具有压应力，对于nMOSFET，第一介质层具有拉应力。第一介质层的材料可以包括低k介质材料，例如可以是SiO2、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、PSG和BPSG中的一种或多种的组合。其中形成源/漏区的方法可以包括：在侧墙的外侧刻蚀半导体衬底形成凹槽；以及在凹槽中外延形成源/漏区。其中，对于pMOSFET，源/漏区可以由SiGe形成，对于nMOSFET，源/漏区可以由Si:C形成。可选地，可以形成提升型源/漏区。优选地，在去除牺牲层时，该方法可以进一步包括：将栅极区外侧的侧墙去除，从而使得第一介质层与栅极外侧直接接触，能够减小栅极寄生电容。根据本专利技术实施例提出的半导体器件结构及其形成方法，环绕金属塞的绝缘介质是在形成金属塞后一次成型的，因此避免了先形成的应力层的内部应力被后续金属塞的形成工艺削弱或消灭的问题，从而能够大大改善半导体器件沟道区中的应力，提高载流子的迁移率。该方法也适用于具有提升源/漏极结构的MOSFET(金属氧化物半导体场效应晶体管)器件，并且能够与先栅(gate first)和后栅(gate last)工艺兼容。本专利技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。附图说明本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，本专利技术的附图是示意性的，因此并没有按比例绘制。其中：图1为现有技术中半导体器件结构的示意图；图2-3为根据本专利技术一实施例得到的半导体器件结构示意图；图4-15为形成本专利技术实施例制造半导体器件结构的方法的中间步骤示意图。图16-17为根据本专利技术另一实施例得到的半导体器件结构示意图。具体实施方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此本文档来自技高网...

【技术保护点】
１．一种半导体器件结构，包括：半导体衬底；沟道区，形成于所述半导体衬底上；栅极区，形成于所述沟道区上；源／漏区，形成于所述沟道区两侧；金属塞，与所述栅极区或源／漏区接触；介质层，围绕所述金属塞形成，并且从所述金属塞的底部到顶部，所述介质层是一次成型的。

【技术特征摘要】
1.一种半导体器件结构，包括：
半导体衬底；
沟道区，形成于所述半导体衬底上；
栅极区，形成于所述沟道区上；
源/漏区，形成于所述沟道区两侧；
金属塞，与所述栅极区或源/漏区接触；
介质层，围绕所述金属塞形成，并且从所述金属塞的底部到顶部，所
述介质层是一次成型的。
2.根据权利要求1所述的半导体器件结构，其中，所述介质层的材料
具有应力，对于pMOSFET，所述介质层具有压应力，对于nMOSFET，所述
介质层具有拉应力。
3.根据权利要求2所述的半导体器件结构，其中所述介质层的材料包
括低k介质材料。
4.根据权利要求2所述的半导体器件结构，其中，所述介质层的材料
包括应力氮化物。
5.根据权利要求1所述的半导体器件结构，其中，所述源/漏区嵌入
于所述半导体衬底形成；或所述源/漏区为提升型源/漏区。
6.根据权利要求5所述的半导体器件结构，其中，对于pMOSFET，
所述源/漏区由SiGe形成，对于nMOSFET，所述源/漏区由Si:C形成。
7.根据权利要求1所述的半导体器件结构，其中，所述介质层的厚度
为70-300nm。
8.根据权利要求1所述的半导体器件结构，其中，只有源/漏区上与
金属塞接触，并且所述金属塞与栅极区等高。
9.根据权利要求1至8中任一项所述的半导体器件结构，其中所述栅
极区的外侧与所述介质层直接接触。
10.一种半导体器件结构的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极区以及栅极区外侧的侧墙；
在所述栅极区的两侧形成源/漏区；
在所述半导体衬底上与所述栅极区或源/漏区对应形成金属塞；
在所述半导体衬底上形成第一介质层，以使所述金属塞的底部到顶部
被所述第一介质层环绕。
11.根据权利要求10所述的方法...

【专利技术属性】
技术研发人员：钟汇才，梁擎擎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11