本发明专利技术公开了一种包含位于同一衬底上的多个沟槽金属氧化物半导体场效应管和多个沟槽肖特基整流器的半导体集成电路的结构及其制造方法。该多个沟槽金属氧化物半导体场效应管具有沟槽式源体接触区，该多个沟槽肖特基整流器具有沟槽式阳极接触区。采用本发明专利技术所述结构的半导体集成电路可以保证沟槽金属氧化物半导体场效应管部分具有较低的开启电阻，以及保证沟槽肖特基整流器部分具有较低的前置电压和较小的反向漏电流。
【技术实现步骤摘要】
本专利技术主要涉及一种半导体器件的单元结构和制造方法。特别涉及一种改进的具有包括沟槽金属氧化物半导体场效应(Metal-Oxide-Semiconductor-Field-Effect-Trans istor,M0SFET)和沟槽肖特基整流器(khottky rectifier)的半导体集成电路的结构及其制造方法。
技术介绍
为了实现更高效的DC/DC应用，现有技术中，通常采用在一个半导体功率器件外部并联沟槽肖特基整流器的方法，例如，在一个沟槽MOSFET外部并联沟槽肖特基整流器。 当与沟槽MOSFET中寄生的PN体二极管(bodydiode)并联时，该沟槽肖特基整流器作为钳位二极管(clamping diode)可以防止所述PN体二极管的开启。因此，在现有技术中，揭示了多种结构试图将沟槽MOSFET和沟槽肖特基整流器集成在同一块衬底上以达到上述目的。在美国专利号No. 6，351，018和No. 6，987，305中，分别揭示了一种将沟槽MOSFET 和沟槽肖特基整流器集成在同一块衬底上并使其二者具有共同的沟槽栅的结构。如图1所示为美国专利号No. 6，351，018中揭示的一种N沟道半导体集成电路结构，该结构包括形成于同一块N型衬底102之上的沟槽M0SFET101和沟槽肖特基整流器110。多个衬有栅极氧化层104并填充以掺杂的多晶硅层106的沟槽栅100和100-1形成于N型衬底102中。在上述沟槽栅中，沟槽栅100-1被用作沟槽M0SFET101和沟槽肖特基整流器110共同的沟槽栅。此外，在沟槽M0SFET101部分，多个η+源区(source region) 112与沟槽栅的侧壁相邻并靠近P型体区(bodyregion) 108的上表面，同时，P+欧姆体接触区114形成于靠近所述 P型体区108的上表面处并位于两个相邻的所述η+源区112之间，该P+欧姆体接触区114 的多数载流子浓度高于所述P型体区108以降低所述P型体区114和金属层120之间的接触电阻。在位于沟槽金M0SFET101部分的导电层116以及位于沟槽肖特基整流器110部分的导电层118之上，存在所述金属层120以通过平面接触的方式(planar contact)将所述 η+源区112和所述P型体区108连接至沟槽肖特基整流器110的阳极区。图2所示为美国专利号Νο. 6，593，620所揭示的另一个形成于N+衬底200之上的N沟道半导体集成电路的结构图，其中沟槽M0SFET220和沟槽肖特基整流器222具有独立的沟槽栅，并且在所述N+衬底200的下表面存在漏极(drain)金属层218。该N沟道半导体集成电路形成于N型外延层202中，进一步包括多个填充以掺杂的多晶硅层206的沟槽栅210和210-1，并且在所述掺杂的多晶硅层206和所述沟槽栅的内表面之间衬有栅极氧化层204。所述沟槽M0SFET220部分进一步包括P型体区208 ；η+源区212，靠近所述P 型体区208的上表面且靠近所述沟槽栅210的侧壁。此外，源极金属层216形成于该N沟道半导体集成电路以及绝缘层214上方，以将所述沟槽M0SFET220部分的所述η+源区212 和P型体区208，通过平面接触的方式连接至所述沟槽肖特基整流器222部分的阳极。尽管上述两种结构都可以实现沟槽MOSFET和沟槽肖特基整流器在同一块衬底之上的集成，但是需要注意的是，上述这两种结构都采用了平面接触的方式将源极金属层连接至沟槽MOSFET的源区和体区，以及沟槽肖特基整流器的阳极。尤其对于沟槽MOSFET而言，因为这种平面接触的方式需要占据较大的面积，从而限制了器件的进一步缩小，造成所述沟槽MOSFET具有较大的开启电阻。另一方面，当缩小所述平面接触的尺寸时，会导致源极金属与沟槽MOSFET的源区和体区，以及与沟槽肖特基整流器的阳极之间的金属接触特性会变差。
技术实现思路
本专利技术克服了现有技术中存在的一些缺点，提供了一种改进了的半导体集成电路结构，使得沟槽MOSFET和沟槽肖特基整流器能够集成在同一块衬底上，同时，使得沟槽 MOSFET具有较低的开启电阻，以及使得沟槽肖特基整流器具有较低的前置电压和较小的反向漏电流。根据本专利技术的实施例，提供了一种半导体集成电路结构，包括水平地位于该半导体集成电路内不同区域的多个沟槽MOSFET和多个沟槽肖特基整流器，还包括(a)第一导电类型的衬底；(b)第一导电类型的外延层，该外延层位于所述衬底之上，且该外延层的多数载流子浓度低于所述衬底；(C)覆盖所述外延层上表面的绝缘层；每个所述沟槽MOSFET进一步包括(d)在所述外延层中的多个第一沟槽栅，每个该第一沟槽栅都衬有栅极氧化层并填充以掺杂的多晶硅层；(e)第二导电类型的体区，位于所述外延层的上部分并位于每两个相邻的所述第一沟槽栅之间，所述体区包围所述第一沟槽栅；(f)第一导电类型的源区，靠近所述体区的上表面并包围每个所述第一沟槽栅的上部分，所述源区的多数载流子浓度高于所述外延层；(g)多个填充以金属插塞的沟槽式源体接触区，每个该沟槽式源体接触区穿过所述绝缘层、所述源区并延伸入所述体区；每个所述沟槽肖特基整流器进一步包括(h)多个位于所述外延层的第二沟槽栅，每个该第二沟槽栅都衬有栅极氧化层并填充以掺杂的多晶硅层，同时，每两个相邻的所述第二沟槽栅之间不存在所述源区和所述体区；(i)多个填充以所述金属插塞的沟槽式阳极接触区，每个该沟槽式阳极接触区穿过所述绝缘层并延伸入每两个相邻的所述第二沟槽栅之间的所述外延层；(j)肖特基势垒层，衬于每个所述沟槽式阳极接触区的沟槽和所述金属插塞之间； 和(k)漏极金属层，位于所述衬底的下表面，同时用作所述沟槽肖特基整流器的阴极在一些优选的实施例中，所述半导体集成电路还包括第二类型的欧姆体接触区， 位于所述体区中，至少包围所述沟槽MOSFET中每个所述沟槽源体接触区的底部，同时，该欧姆体接触区还位于所述沟槽肖特基整流器的外延层中，至少包围每个所述沟槽式阳极接触区的底部，所述欧姆体接触区的多数载流子浓度高于所述体区。在一些优选的实施例中，所述半导体集成电路还包括第二类型的欧姆体接触区， 只位于所述沟槽MOSFET的所述体区中，至少包围每个所述沟槽式源体接触区的底部，所述欧姆体接触区的多数载流子浓度高于所述体区。在一些优选的实施例中，所述半导体集成电路还包括只位于所述沟槽肖特基整流器部分的多个沟槽式肖特基栅接触区，每个该沟槽式肖特基栅接触区填充以所述金属插塞，穿过所述绝缘层并延伸入所述第二沟槽栅，其中所述第二沟槽栅的宽度大于所述第一沟槽栅的宽度。在一些优选的实施例中，所述半导体集成电路还包括位于所述绝缘层上方的源极金属层，该源极金属层与所述沟槽式源体接触区中的所述金属插塞相连，同时与所述沟槽式阳极接触区中的所述金属插塞相连。在一些优选的实施例中，所述半导体集成电路还包括至少一个第三沟槽栅，作为所述沟槽MOSFET和所述沟槽肖特基整流器共有的沟槽栅，该第三沟槽栅衬有所述栅极氧化层并填充以掺杂的多晶硅层，同时，该第三沟槽栅与所述第一沟槽栅和第二沟槽栅相连， 并且，该第三沟槽栅的宽度大于所述第一沟槽栅和第二沟槽栅的宽度。更优选地，所述半导体集成电路还包括至少一个沟槽式栅接触本文档来自技高网...
【技术保护点】
１．一种半导体集成电路结构，包括水平地位于该半导体集成电路内不同区域的多个沟槽ＭＯＳＦＥＴ和多个沟槽肖特基整流器，还包括：第一导电类型的衬底；第一导电类型的外延层，该外延层位于所述衬底之上，且该外延层的多数载流子浓度低于所述衬底；覆盖所述外延层上表面的绝缘层；每个所述沟槽ＭＯＳＦＥＴ进一步包括：在所述外延层中的多个第一沟槽栅，每个该第一沟槽栅都衬有栅极氧化层并填充以掺杂的多晶硅层；第二导电类型的体区，位于所述外延层的上部分并位于每两个相邻的所述第一沟槽栅之间，所述体区包围所述第一沟槽栅；第一导电类型的源区，靠近所述体区的上表面并包围每个所述第一沟槽栅的上部分，所述源区的多数载流子浓度高于所述外延层；多个填充以金属插塞的沟槽式源体接触区，每个该沟槽式源体接触区穿过所述绝缘层、所述源区并延伸入所述体区；每个所述沟槽肖特基整流器进一步包括：多个位于所述外延层的第二沟槽栅，每个该第二沟槽栅都衬有栅极氧化层并填充以掺杂的多晶硅层，同时，每两个相邻的所述第二沟槽栅之间不存在所述源区和所述体区；多个填充以所述金属插塞的沟槽式阳极接触区，每个该沟槽式阳极接触区穿过所述绝缘层并延伸入每两个相邻的所述第二沟槽栅之间的所述外延层；肖特基势垒层，衬于每个所述沟槽式阳极接触区的沟槽和所述金属插塞之间；和漏极金属层，位于所述衬底的下表面，同时用作所述沟槽肖特基整流器的阴极金属层。...
【技术特征摘要】
【专利技术属性】
技术研发人员：谢福渊，
申请(专利权)人：力士科技股份有限公司，
类型：发明
国别省市：71
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