本发明专利技术涉及一种超低介电常数薄膜铜互连的制作方法，该种方法包括以下步骤：在硅片上沉积刻蚀停止层，在刻蚀停止层上沉积超低介电常数薄膜，在超低介电常数薄膜上沉积富二氧化硅层；采用光刻、刻蚀工艺，形成贯穿富二氧化硅层和超低介电常数薄膜的通孔和/或沟槽；在通孔和/或沟槽内溅射沉积金属势垒层和铜的籽晶层，采用电镀工艺进行铜填充淀积，化学机械研磨停止在富二氧化硅层上，形成铜的互连层。所述富二氧化硅层与超低介电常数薄膜在同一设备内沉积完成，所述制作方法具有缩短生产周期、降低生产成本，增加铜互连结构中的黏着性的优点。
【技术实现步骤摘要】
本专利技术涉及半导体技术，特别涉及一种。
技术介绍
随着超大规模集成电路工艺技术的不断进步，半导体器件的特征尺寸不断缩小， 芯片面积持续增大，互连引线的延迟时间已经可以与器件门延迟时间相比较。人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻，C指电容)延迟显著增加的问题。 特别是由于金属布线线间电容的影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。为了减小互连造成的RC延迟，现已采用了多种措施。互连之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有较低的电阻率，优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。同时降低互连之间的电容同样可以减小延迟，而寄生电容C正比于电路层绝缘介质的相对介电常数k，因此使用低k材料作为不同电路层的绝缘介质代替传统的SiO2介质已成为满足高速芯片的发展的需要。互连层的RC延迟是集成电路速度最主要的制约因素，为了减小金属互连层之间的寄生电容，现有技术有使用低介电常数(low-k)材料甚至超低介电常数(imtra-low-k) 材料，而为了降低介电常数，低介电常数材料和超低介电常数材料一般被做成多孔、疏松的结构。但是所述多孔、疏松的超低介电常数薄膜，在互连层的制作过程会面临一系列的问题，相对于致密的低介电常数薄膜来说，所述多孔、疏松的超低介电常数薄膜具有比较低的机械性能从而在化学机械研磨、封装中湿气和溶剂易渗透到超低介电常数薄膜中去。现有技术的超大规模集成电路采用多层互连层，一般采用在超低介电常数薄膜上沉积氧化物硬模，而所述氧化物硬模沉积需在与生成超低介电常数薄膜的不同设备内生成，使得生产周期延长、生产成本增加，同时在后续的化学机械研磨中，研磨控制在超低介电常数薄膜上，但是超低介电常数薄膜与下一步互连层的刻蚀停止层的黏着性很弱。
技术实现思路
本专利技术的目的是提供一种，以缩短生产周期、降低生产成本，增加铜互连结构中的黏着性。本专利技术的技术解决方案是一种，包括以下步骤在硅片上沉积刻蚀停止层，在刻蚀停止层上沉积超低介电常数薄膜，在超低介电常数薄膜上沉积富二氧化硅层；采用光刻、刻蚀工艺，形成贯穿富二氧化硅层和超低介电常数薄膜的通孔和/或沟槽；在通孔和/或沟槽内溅射沉积金属势垒层和铜的籽晶层，采用电镀工艺进行铜填充淀积，化学机械研磨停止在富二氧化硅层上，形成铜的互连层。作为优选所述方法采用光刻、刻蚀工艺，形成贯穿富二氧化硅层和超低介电常数薄膜的通孔和沟槽，且所述采用光刻、刻蚀工艺，形成贯穿富二氧化硅层和超低介电常数薄膜的通孔和沟槽的步骤包括以下步骤在富二氧化硅层上沉积金属硬模，在金属硬模上沉积第一底部抗反射涂层，在第一底部抗反射涂层上涂覆光刻胶并通过光刻形成第一刻蚀窗口，刻蚀第一刻蚀窗口内的第一底部抗反射涂层和金属硬模，刻蚀停留在富二氧化硅层上，去除光刻胶和第一底部抗反射涂层，在金属硬模中形成第二刻蚀窗口，所述第二刻蚀窗口用于在后续步骤中作为刻蚀沟槽的窗口；在上述结构表面沉积第二底部抗反射涂层，在第二底部抗反射涂层上涂覆光刻胶并通过光刻形成第三刻蚀窗口，所述第三刻蚀窗口用于在后续步骤中作为刻蚀通孔的窗口，所述第三刻蚀窗口与第二刻蚀窗口位置对应且第三刻蚀窗口大小小于或等于第二刻蚀窗口 ；刻蚀第三刻蚀窗口内的第二底部抗反射涂层、富二氧化硅层和部分超低介电常数薄膜，形成底部尚未开通的通孔，去除光刻胶和第二底部抗反射涂层，暴露出第二刻蚀窗 Π ；刻蚀第二刻蚀窗口内的富二氧化硅层和部分超低介电常数薄膜形成沟槽，在该刻蚀过程中，同步刻蚀底部尚未开通的通孔下方的超低介电常数薄膜和刻蚀停止层，形成通孔。作为优选所述方法采用光刻、刻蚀工艺，形成贯穿富二氧化硅层和超低介电常数薄膜的通孔或沟槽，且所述采用光刻、刻蚀工艺，形成贯穿富二氧化硅层和超低介电常数薄膜的通孔或沟槽的步骤包括以下步骤在富二氧化硅层上沉积金属硬模，在金属硬模上沉积底部抗反射涂层，在底部抗反射涂层上涂覆光刻胶并通过光刻形成第一刻蚀窗口；在第一刻蚀窗口内刻蚀底部抗反射涂层和金属硬膜，刻蚀停止在富二氧化硅层上，再去除光刻胶和底部抗反射涂层，在金属硬膜中形成第二刻蚀窗口，所述第二刻蚀窗口用于在后续步骤中作为刻蚀通孔或沟槽的窗口；刻蚀第二刻蚀窗口内的富二氧化硅层、超低介电常数薄膜和刻蚀停止层，形成通孔或沟槽。作为优选所述刻蚀停止层的材料为SiN或SiC或SiOC或SiOCN或SiCN。作为优选所述富二氧化硅层的厚度为500-2500 A。作为优选所述超低介电常数薄膜采用有机聚合物旋涂工艺或采用基于Si02材料的CVD工艺形成，所述超低介电常数薄膜的介电常数为2. 2-2. 8。作为优选所述超低介电常数薄膜的厚度为2000- 5000 A。作为优选所述金属硬模的材料为Ta或Ti或W或TaN或TiN或WN。与现有技术相比，本专利技术在沉积完超低介电常数薄膜后在同一设备内沉积富二氧化硅层，缩短了生产周期、降低了生产成本，同时在铜互连制作的化学机械研磨工序后保留一部分的富二氧化硅层，所述富二氧化硅层增加了超低介电常数薄膜与下一步铜互连的刻蚀停止层之间的黏着性，因而不容易出现剥离的情况。附图说明图1是本专利技术制作流程图。2i是本专利技术一实施例制作流程中各个工艺步骤的剖面图。图3a_图3f是本专利技术另一实施例制作流程中各个工艺步骤的剖面图。具体实施例方式本专利技术下面将结合附图作进一步详述在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施的限制。其次，本专利技术利用示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图2a_图2i示出了本专利技术的一实施例，在本实施例中首先提供表面已形成有至少一层互连层的硅片，然后需要通过下述步骤在硅片表面的前层互连层上依序形成通孔和沟槽。为简化图示，在2i中省略了前层互连层以下的硅片结构。如图1所示，所述超低介电常数薄膜铜互连结构制作工艺如下在步骤1中，如图加所示，在硅片200上沉积刻蚀停止层201，在刻蚀停止层201 上沉积超低介电常数薄膜202和富二氧化硅层203，所述超低介电常数薄膜202和富二氧化硅层203在同一设备内生成，所述富二氧化硅层203替代现有技术中与超低介电常数薄膜 202在不同设备内沉积的氧化物硬模，从而缩短了生产周期以及降低了生产成本。所述富二氧化硅层的厚度为500-2500 A。所述刻蚀停止层201的材料为SiN或SiC或SiOC或 SiOCN或SiCN，所述超低介电常数薄膜202采用有机聚合物旋涂工艺或采用基于SiO2材料的CVD工艺形成，所述超低介电常数薄膜202的厚度为2000- 5000 A。所述超低介电常数薄膜202的介电常数为2. 2-2. 8。在步骤2中，采用光刻、刻蚀工艺，形成贯穿富二氧化硅层203和超低介电常数薄膜202的通孔和沟槽，具体步骤如下如图2b所示，在富二氧化硅本文档来自技高网...
【技术保护点】
１．一种超低介电常数薄膜铜互连的制作方法，包括以下步骤：在硅片上沉积刻蚀停止层，在刻蚀停止层上沉积超低介电常数薄膜，在超低介电常数薄膜上沉积富二氧化硅层；采用光刻、刻蚀工艺，形成贯穿富二氧化硅层和超低介电常数薄膜的通孔和／或沟槽；在通孔和／或沟槽内溅射沉积金属势垒层和铜的籽晶层，采用电镀工艺进行铜填充淀积，化学机械研磨停止在富二氧化硅层上，形成铜的互连层。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：31
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