具有侧结的半导体器件的制造方法技术

本发明专利技术涉及一种制造半导体器件的方法，包括以下步骤：刻蚀衬底以形成沟槽；在所述沟槽之下的衬底中形成结区；将所述沟槽的底部刻蚀至一定的深度以形成侧结；及形成与所述侧结耦接的位线。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种制造半导体器件的方法，更具体而言，涉及一种制造具有侧结区的半导体器件的方法。
技术介绍
通常，水平栅极具有水平沟道。近来，正在开发具有垂直沟道的垂直栅极结构以增加净裸片。在DRAM中，具有垂直栅极结构的每个单元都可以包括包括本体和柱的有源区、掩埋位线、以及垂直栅极(或垂直字线)。在此，柱可以是本体的一部分。例如，掩埋位线被掩埋于有源区的本体之间的沟槽中，并且垂直栅极被形成在掩埋位线之上的有源区的柱的侧壁上。掩埋位线可以被掩埋在相邻的有源区之间，使得两个单元与一个掩埋位线相邻。可以采用单侧接触(OSC，one-side-contact)工艺以使每个掩埋位线驱动一个单元，执行所述OSC工艺以将相邻的有源区中的一个绝缘而在另一个处形成接触。OSC工艺用于在有源区的侧壁处形成结区，并且结区与掩埋位线电连接。执行OSC工艺以使有源区的一个侧壁的一部分暴露出来。之后，将掺杂剂离子注入到有源区的一个侧壁的所述一部分中，从而形成侧结区。另外，可以执行退火工艺以形成侧结区。
技术实现思路
本专利技术的示例性实施例涉及一种制造具有侧结区的半导体器件的方法。根据本专利技术的一个示例性实施例，一种制造半导体器件的方法包括以下步骤刻蚀衬底以形成沟槽；在沟槽之下的衬底中形成结区；将沟槽的底部刻蚀至一定的深度以形成侧结；以及形成与侧结耦接的位线。根据本专利技术的另一个示例性实施例，一种制造半导体器件的方法包括以下步骤 刻蚀衬底以形成由第一沟槽所隔离的多个本体；形成暴露出第一沟槽的底面的一部分的内衬层；在第一沟槽暴露出的底面之下的衬底中形成结区；刻蚀结区的一部分以形成侧面被第二沟槽暴露出来的侧结；以及形成与侧结连接并掩埋第二沟槽的位线。附图说明图1是表示使用掺杂层和退火工艺形成侧结的方法的截面图。图2A至图2L是表示根据本专利技术的一个示例性实施例的半导体器件制造方法的截面图。图3是表示形成掩埋位线的另一种方法的截面图。图4A至图4E是表示在掩埋位线之后的一种制造方法的截面图。 具体实施例方式下面将参照附图更详细地描述本专利技术的示例性实施例。然而，本专利技术可以以不同的方式实施并且不应解释为受到本文所列的实施例的限制。另外，提供这些实施例是为了使本说明书完整，并且向本领域技术人员充分地传达本专利技术的范围。在本说明书中，相似的附图标记在本专利技术不同的附图和实施例中表示相似的部分。附图并非按比例绘制，并且在某些情形下，可能将比例做夸大处理从而清楚地描述实施例的特征。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示将第一层直接形成在第二层或衬底上的情况，而且还表示第一层与第二层或衬底之间存在第三层的情况。图1是表示形成侧结区的方法的截面图。参照图1，在衬底11上形成由沟槽12隔离的多个有源区13。在有源区13的侧壁上和沟槽12的表面上形成内衬层20。内衬层20被形成为暴露出有源区13的一个侧壁的一部分。在有源区13上形成硬掩模图案15。在图1所示的方法中，可以按照以下方式形成侧结区。首先，形成掺杂层16以将沟槽12间隙填充，并且在所述掺杂层16上执行平坦化工艺和回蚀工艺。在此，掺杂层16可以包括掺杂多晶硅层。然后，执行退火工艺以形成侧结区18。另外，作为形成侧结区18的结果，可以形成使衬底11与有源区电隔离的浮置体结构19。图2A至图2L图是表示根据本专利技术的一个示例性实施例半导体器件制造方法的截面图。参照图2A，在衬底21上形成硬掩模图案22。衬底21可以是硅衬底。硬掩模图案 22的形成包括形成硬掩模层并使用光致抗蚀剂图案23作为刻蚀阻挡层来刻蚀硬掩模层。 光致抗蚀剂图案23可以是线-间隔型图案(line and space pattern)，其特征在于由间隔分隔开的多个平行的线状结构。另外，可以用氧等离子体将光致抗蚀剂图案23剥离。硬掩模图案22可以由氧化物层或氮化物层形成，或由氧化物层和氮化物层的叠层形成。另外， 可以通过在光致抗蚀剂图案23之下层叠非晶碳层和抗反射涂覆(ARC)层来形成硬掩模图案22。ARC层包括氧氮化硅(SiON)层。参照图2B，执行第一刻蚀。例如，使用硬掩模图案22作为刻蚀阻挡层，将衬底21 刻蚀至一定厚度以形成第一沟槽M和本体201。所得的刻蚀后的衬底用附图标记21A表示。每个本体201都是形成垂直晶体管的沟道、源极和漏极的区域。本体201的侧壁可以具有垂直的轮廓。可以通过各向异性刻蚀工艺来执行刻蚀工艺。如果衬底21是硅衬底，则可以通过使用Cl2气、HBr气或它们的混合物的等离子体干法刻蚀工艺来执行各向异性刻蚀工艺。参照图2C，在包括本体201的整个结构上形成第一内衬层25。第一内衬层25可以包括内衬氮化物层。内衬氮化物层可以包括氮化物层，诸如氮化硅层。例如，在使用氮化硅层作为第一内衬层25的情况下，它可以通过化学气相沉积(CVD)工艺来形成。如果氮化硅层是通过CVD工艺形成的，则在约1.0托(Torr)或更小的压力下通过使SiH2Cl2与NH3在约750°C或更低的温度下反应将所述氮化硅层形成为约100人或更小的厚度。在第一内衬层25上形成第二内衬层沈。第二内衬层沈可以包括内衬氧化物层。 内衬氧化物层可以包括氧化物层，诸如二氧化硅层。用作第二内衬层26的氧化层是未掺杂层。第二内衬层26可以包括由正硅酸四乙酯(TE0Q形成的氧化物层，所述氧化物层被称为TEOS氧化物层。TEOS氧化物层可以通过CVD (化学气相沉积)工艺形成。如果TEOS氧化物层是通过CVD工艺形成的，则在约1. 0托或更低的压力下通过使TEOS与&在约700°C 或更低的温度下反应将所述TEOS氧化物层形成为约100人或更小的厚度。参照图2D，执行离子注入工艺27以离子注入掺杂剂。例如，离子注入工艺27可是以一定倾斜角注入掺杂剂的倾斜离子注入工艺。据此，可以将掺杂剂注入到第二内衬层沈的一部分中。在此，倾斜角可以是约5°至约30°。在离子注入工艺27中，离子束的一部分被硬掩模图案22遮挡。据此，第二内衬层沈的一部分被掺杂，而其它的部分保持未掺杂。例如，被离子注入的掺杂剂可以是P型掺杂剂，诸如硼，并且可以使用二氟化硼(BF2)作为用于注入硼离子的掺杂剂源。当使用二氟化硼(BF2)执行倾斜离子注入工艺27时，离子注入能量为约^eV。作为离子注入工艺27的结果，第二内衬层沈的一部分可以保持未掺杂。例如，作为以倾斜角执行的离子注入工艺27的结果，第二内衬层沈的暴露在离子注入工艺27中所发射的离子束下的部分成为掺杂第二内衬层26B。第二内衬层沈的未暴露在离子束下的其它部分则保持作为未掺杂第二内衬层26A。如上所述，作为离子注入工艺27的结果，第二内衬层沈被划分为掺杂第二内衬层 26B和未掺杂第二内衬层21掺杂第二内衬层26B可能因由离子注入工艺27所引起的晶格破坏的缘故而被损坏。参照图2E，将掺杂第二内衬层26B去除。通常，氧化物层根据是否被掺杂而在湿法刻蚀工艺中具有刻蚀速率差异。即，具有因掺杂所引起的晶格破坏的氧化物层具有更高的湿法刻蚀速率。因此，由于掺杂第二内衬层26B具有更高的湿法刻蚀速率，故可以在不去除未掺杂第二内衬层26A的情况下通过湿法刻蚀工艺或湿法清洗工艺来去除掺杂第二内衬层 26B0如果掺杂第二内衬层26B是氧本文档来自技高网...

【技术保护点】
１．一种制造半导体器件的方法，包括以下步骤：刻蚀衬底以形成沟槽；在所述沟槽之下的所述衬底中形成结区；将所述沟槽的底部刻蚀至一定的深度以形成侧结；以及形成与所述侧结耦接的位线。

【技术特征摘要】
2010.07.07 KR 10-2010-00654431.一种制造半导体器件的方法，包括以下步骤 刻蚀衬底以形成沟槽；在所述沟槽之下的所述衬底中形成结区；将所述沟槽的底部刻蚀至一定的深度以形成侧结；以及形成与所述侧结耦接的位线。2.如权利要求1所述的方法，其中，形成结区的步骤包括在所述沟槽的底部中扩散掺杂剂。3.如权利要求1所述的方法，其中，形成结区的步骤包括在含掺杂剂气体气氛中执行退火工艺。4.如权利要求1所述的方法，其中，形成结区的步骤包括以下步骤 在含掺杂剂气体气氛中执行第一退火工艺；以及在比所述第一退火工艺更高的温度下执行第二退火工艺。5.如权利要求1所述的方法，其中，形成结区的步骤包括以下步骤 将掺杂剂注入到所述沟槽的底部中；以及执行退火工艺。6.如权利要求3所述的方法，其中，所述掺杂剂包括N型杂质。7.—种制造半导体器件的方法，包括以下步骤 刻蚀衬底以形成由第一沟槽隔离的多个本体；形成将所述第一沟槽的底面的一部分暴露出来的内衬层； 在所述第一沟槽的暴露出的底面之下的所述衬底中形成结区； 刻蚀所述结区的一部分以形成侧面被第二沟槽暴露出来的侧结；以及形成与所述侧结连接并掩埋所述第二沟槽的位线。8.如权利要求7所述的方法，其中，在形成内衬层的步骤中，所述第一沟槽的底面的所述一部分包括与所述第一沟槽的底角部相邻的底面。9.如权利要求7所述的方法，其中，形成内衬层的步骤包括以下步骤 在包括所述第一沟槽的整个结构之上形成内衬氮化物层；在所述内衬氮化物层之上形成内衬氧化物层，所述内衬氧化物层被划分为掺杂区和未掺杂区；将所述内衬氧化物层的掺杂区去除以将所述内衬氮化物层的一部分暴露出来；以及将所述内衬氮化物层的暴露出的所述一部分去除以将所述第一沟槽的底面的一部分暴露出...

【专利技术属性】
技术研发人员：池连赫，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR