数模混合模式时钟占空比校准电路制造技术

本实用新型专利技术公开了一种数模混合模式时钟占空比校准电路，其特征在于：该电路包括脉冲发生器（1）、半周期延迟线（2）、RS触发器（3）、单端到差分转换电路（4）、数模混合电荷泵（5）和误差放大器（6）；其中，脉冲发生器（1）的输入端接待校准的原始输入时钟信号（CKI）；脉冲发生器（1）的输出端信号为缓冲后的输入时钟脉冲信号（CKB），该信号同时连接至半周期延迟线（2）的时钟输入端和RS触发器（3）的置位输入端（S）。本实用新型专利技术克服了传统的纯数字方式占空比校准电路调整所存在的离散型，实现占空比连续调整，且采用全数字工艺，在消耗更小的面积和功耗的情况下得到更高的调整精度。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术适用于各种高速通信传输中时钟占空比校准的应用场合，如高速数据存储器，流水线型处理器等，属于占空比校准电路设计的

技术介绍
随着集成电路工艺的不断进步，芯片的工作速度不断的提高，并且已经开始广泛采用诸如双数据速率(Double Data Rate，DDR)、流水线(Pipeline)等技术来获取更大的数据吞吐率，这要求更为严格的时序精度，也即意味着对系统时钟的性能要求也更高，其中一个重要的性能指标就是时钟的占空比。一个50%占空比的时钟对于数据的传播最为有利， 而对于采用双数据率、流水线工作方式的系统来说，50%的占空比能确保数据在传输过程中正确地建立和保持，保证系统正常稳定地工作。在实际的应用中，系统的时钟往往通过锁相环(PLL)或者延迟锁相环(DLL)来产生，由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经过倍频、同步后产生的时钟往往不能保证50%的占空比。另外，在时钟的传播过程中，由于传播链路中同样存在着系统及工艺的偏差，也将会引起时钟的占空比失调。特别是在高频应用时，占空比的失调甚至会使时钟信号不能正常地翻转，从而造成严重的时序错误。因此，在对占空比要求严格的场合中，加入占空比校准电路是十分必须的。目前占空比校准方式主要分为两类模拟方式和数字方式。模拟方式一般而言可以获得更高的占空比校正精度、工作在更高的频率、并获得更小的边沿抖动，但是模拟方式也存在着建立时间长，系统稳定性设计困难，以及受工艺-电压-温度(PVT)变化影响明显的缺点。纯数字方式的占空比校准可以做到快速建立、绝对稳定，以及PVT偏差影响不明显等优良特性。但由于数字方式受到最小延迟单元的限制，校准精度存在着离散性，往往不能获得精确地校准结果。而将两者结合起来可以实现快速建立和高校正精度。
技术实现思路
技术问题本技术的目的是提供一种能够解决上述背景中提到的技术问题的数模混合模式时钟占空比校准电路，解决在高速系统中时钟的占空比校准问题。技术方案为解决上述技术问题，本技术提出一种数模混合模式时钟占空比校准电路，该电路包括脉冲发生器、半周期延迟线、RS触发器、单端到差分转换电路、数模混合电荷泵和误差放大器；其中，脉冲发生器的输入端接待校准的原始输入时钟信号；脉冲发生器的输出端信号为缓冲后的输入时钟脉冲信号，该信号同时连接至半周期延迟线的时钟输入端和RS触发器位输入端；半周期延迟线的输出端信号即半周期延迟时钟脉冲信号接RS触发器的复位输入端；RS触发器的输出端处信号即为校准后的时钟信号；该校准后的时钟信号输入至单端到差分转换电路的输入端；单端到差分转换电路输出端的输出信号为差分时钟正信号、差分时钟负信号；该差分时钟正信号、差分时钟负信号分别接至数模混合电荷泵的同名输入端，在数模混合电荷泵的第一输出端、第二输出端间产生差分电压；该差分电压输入至误差放大器的差分输入端，误差放大器的输出端为占空比微调控制电压，该占空比微调控制电压输入至半周期延迟线的延迟时间控制输入端。优选的，所述半周期延迟线HCDL由一个基本延迟单元和一至若干级半周期延迟线单元依次串联而成；其中，基本延迟单元的第一信号输入端即正向延迟线输入端接半周期延迟线输入端的输入时钟信号，基本延迟单元的第二信号输入端接高电平，基本延迟单元DLY的使能端接高电平，基本延迟单元的控制信号输入端接低电平，基本延迟单元的输出端接第一级半周期延迟线单元的第一信号输入端，第一级半周期延迟线单元的第二信号输入端即延迟线使能输入端接高电平，第一级半周期延迟线单元的第四信号输入端即边沿检测输入端接地，第一级半周期延迟线单元的第三信号输出端即反向延迟线的输出端，也即半周期延迟线的输出端；此后各级半周期延迟线单元的第一信号输入端即正向延迟线输入端接前一级半周期延迟线单元的第一信号输出端即正向延迟线输出端，第二信号输入端即延迟线使能输入端接前一级的第二信号输出端即延迟线使能输出端，第三信号输出端即反向延迟线输出端接前一级的第三信号输入端即反向延迟线输入端；最后一级半周期延迟线单元的第三信号输入端即反向延迟线输入端接低电平；各级半周期延迟单元的第五信号输入端即控制信号输入端与基本延迟单元的同名端口相接并接半周期延迟线的延迟时间控制输入端；除第一级外的各级半周期延迟线单元的第四信号输入端即边沿检测输入端接半周期延迟线输入端的输入时钟脉冲信号；半周期延迟线单元中上文未提及的信号输入和输出端悬空。优选的，所述的半周期延迟线中的基本延迟单元使用一个控制电压控制的压控电流不饱和型反相器来实现延迟时间连续可调；该基本延迟单元采用边沿触发自动刷新的动态结构，所产生的正脉冲宽度恒定。优选的，数模混合电荷泵和误差放大器构成了模拟闭环微调电路；所述数模混合电荷泵采用自偏置结构，该数模混合电荷泵将差分时钟正信号、差分时钟负信号的占空比偏差转化成数模混合电荷泵的第一输出端、第二输出端的差分输出电压；误差放大器由一个NMOS输入单级跨导放大器和一个PMOS输入单级跨导放大器并联而成互补放大器， 该误差放大器将数模混合电荷泵差分输出电压放大，并将差分输入转化为单端输出控制电压，该输出控制电压反馈至半周期延迟线的延迟时间控制输入端，对半周期延迟线的延迟时间微调。有益效果该电路综合数字模式和模拟模式的优点，将两者结合起来，采用数字开环结构实现粗校准和模拟闭环结构实现精细校准，提高了建立速度和校准精度，同时采用全数字工艺便于与数字系统集成。与现有技术相比，本技术的优点在于1、 相对于纯模拟占空比校准方式，本技术中所描述的占空比校准电路采用半周期延迟线进行粗校准，具有快速建立、更好的稳定性等优势。2、相对于纯数字占空比校准方式，本技术采用模拟反馈环路对半周期延迟线单元的延迟时间进行自动校正，具有更高的时钟占空比校准精度，并且克服了纯数字占空比校准的离散性，兼顾了调整精度与相位分辨率。3、本技术对数字式占空比校准电路半周期延迟线的结构和其基本延迟单元进行了改进，使基本延迟单元延迟时间连续可调，并可节省匹配延迟线。负反馈结构使其能够更好的抵抗PVT偏差，在同等的工艺条件下工作更为可靠。4、本技术采用连续可调的闭环微调电路，在相同的输入时钟频率范围下，需要更少的基本延迟单元，降低了面积和功耗。本技术采用全数字工艺实现数模混合模式时钟占空比校准，便于与其他数字系统集成。附图说明图1为本技术的结构框图；图2为本技术的全局时序图；图3为脉冲发生器结构示意图；图4为半周期延迟线结构示意图；图5为半周期延迟线单元结构示意图；图6为本技术的基本延迟单元电路结构示意图；图7为RS触发器结构示意图；图8为单端到差分转换电路结构示意图；图9为同相缓冲器结构示意图；图10为本技术的数模混合结构电荷泵电路结构示意图。图11为误差放大器电路结构示意图。其中有脉冲发生器PG 1、原始输入时钟信号CKI、由脉冲发生器产生的缓冲时钟脉冲信号CKB，半周期延迟线HCDL 2,RS触发器3、半周期延迟时钟脉冲信号CKD、RS触发器合成的时钟信号CKG，校准后同向时钟信号CK0+、校准后反向时钟信号CK0-、半周期延迟线单元2-1正向延迟线输入端FDI、半周期延迟线单元延迟线使能输入端ENI、半本文档来自技高网...

【技术保护点】
１．一种数模混合模式时钟占空比校准电路，其特征在于：该电路包括脉冲发生器（１）、半周期延迟线（２）、ＲＳ触发器（３）、单端到差分转换电路（４）、数模混合电荷泵（５）和误差放大器（６）；其中，脉冲发生器（１）的输入端接待校准的原始输入时钟信号（ＣＫＩ）；脉冲发生器（１）的输出端信号为缓冲后的输入时钟脉冲信号（ＣＫＢ），该信号同时连接至半周期延迟线（２）的时钟输入端和ＲＳ触发器（３）的置位输入端（Ｓ）；半周期延迟线（２）的输出端信号即半周期延迟时钟脉冲信号（ＣＫＤ）接ＲＳ触发器（３）的复位输入端（Ｒ）；ＲＳ触发器（３）的输出端（Ｑ）处信号即为校准后的时钟信号（ＣＫＧ）；该校准后的时钟信号（ＣＫＧ）输入至单端到差分转换电路（４）的输入端；单端到差分转换电路（４）输出端的输出信号为差分时钟正信号（ＣＫＯ＋）、差分时钟负信号（ＣＫＯ－）；该差分时钟正信号（ＣＫＯ＋）、差分时钟负信号（ＣＫＯ－）分别接至数模混合电荷泵（５）的同名输入端，在数模混合电荷泵的第一输出端（ＦＰ）、第二输出端（ＦＮ）间产生差分电压；该差分电压输入至误差放大器（６）的差分输入端，误差放大器（６）的输出端为占空比微调控制电压，该占空比微调控制电压输入至半周期延迟线（２）的延迟时间控制输入端（ＶＣＲ）。...

【技术特征摘要】

【专利技术属性】
技术研发人员：吴建辉，张理振，顾俊辉，张萌，李红，田茜，白春风，温俊峰，赵强，王旭东，
申请(专利权)人：东南大学，
类型：实用新型
国别省市：84