去耦控制电路及半导体电路制造技术

一种去耦控制电路及半导体电路，去耦控制电路包括：第一电源端和第二电源端；控制信号产生电路，根据第一电源端的第一电源电压与参考电压进行比较，输出第一使能信号和第二使能信号；第一去耦电容和第一通路开关串联于第一电源端和第二电源端之间；第一通路开关受第一使能信号控制；第二电容和第二通路开关串联于第一电源端和第二电源端之间；第二通路开关受第二使能信号控制；第三通路开关位于第一去耦电容和第二去耦电容之间；第三通路开关受第一使能信号和第二使能信号控制。本发明专利技术设置至少两个去耦电容和多个通路开关，通过两个去耦电容串联和/或并联，能适用于不同大小电源电压的状况，确保了去耦控制电路的去耦效率和灵敏度。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种去耦控制电路及半导体电路。
技术介绍
近年，伴随数字电路的高速化与高功能化，半导体集成电路的高速化与高集成化取得进展。随着半导体集成电路的高速化与高集成化使芯片的耗电增大，由此出现电源电压下降的问题，因电源电压下降而出现晶体管的动作速度降低且电路的动作频率下降，或者随着电源电压的下降引起噪音容限降低且数据的锁存失败等，易出现电路误操作的问题。因此，为提高半导体集成电路的速度与电路动作的稳定性，一般是在高速的半导体集成电路中在电路的两电源端垫间(即电源和接地之间)接置去耦电容，常见地，所述去耦电容一般采用的是金属氧化物半导体电容。请参考图1，图1是显示具有去耦电容110的去耦控制电路100的方框图。去耦电容Iio是用于保护子电路120免受由电源垫(例如VDD)产生的上述电压降及噪音的影响。 例如，如果去耦电容110是金属氧化物半导体电容，去耦电容110的栅极耦接至一个电源垫 (例如VDD)，去耦电容110的源极与漏极均耦接至另一个电源垫(例如VSS)。通过将去耦电容110应用于去耦控制电路100中，当子电路120附近存在电压降， 去耦电容110可迅速补偿此非预期的电压降，以保护子电路120，使其免受影响。另外，去耦电容110进一步保护子电路120，使其远离非预期的电源噪音(power noise)。为满足最高电压的可靠性要求，去耦电容采用具有栅极氧化层较厚的金属氧化物半导体电容。随着栅极氧化层厚度增大、单位面积的电容下降、电容整体面积增大，会占用更多的去耦控制电路的区域，并在去耦控制电路中引起较大的动态电压降，灵敏度较差。另一方面，为增加在低电压下的去耦效率和灵敏度，采用具有栅极氧化层较薄的金属氧化物半导体电容，但较薄的栅极氧化层，将导致去耦控制电路中过度的非预期的漏电流，使电路效能劣化。
技术实现思路
本专利技术解决的问题是现有去耦控制电路采用栅极氧化层厚度较厚的去耦电容占用面积、去耦效率较低、引起较大的动态电压降而使灵敏度较差或者采用栅极氧化层厚度较薄的去耦电易导致去耦控制电路中过度的非预期的漏电流，使电路效能劣化的问题。为解决上述问题，本专利技术一方面提供一种去耦控制电路，包括连接至第一电源电压的第一电源端和连接至第二电源电压的第二电源端；控制信号产生电路，与所述第一电源端连接，用于将所述第一电源端的第一电源电压与参考电压进行比较，并根据所述比较结果确定所输出的第一使能信号和第二使能信号的值，所述第一使能信号与所述第二使能信号互为反相；去耦电路，包括具有第一去耦电容和第一通路开关的第一去耦支路、具有第二去耦电容和第二通路开关的第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之间的第三通路开关；所述第一去耦电容和所述第一通路开关串联于所述第一电源端和所述第二电源端之间，所述第一通路开关受所述第一使能信号控制来实现通断；所述第二去耦电容和所述第二通路开关串联于所述第一电源端和所述第二电源端之间，所述第二通路开关受所述第二使能信号控制来实现通断；所述第三通路开关与所述第一去耦电容的第二电极和所述第二去耦电容的第一电极连接，所述第三通路开关受所述第一使能信号和所述第二使能信号控制来实现所述第一去耦电容和所述第二去耦电容的通断。可选地，所述去耦控制电路还包括滤波单元，所述滤波单元用于对所述第一电源端的第一电源电压进行滤波后输出至所述控制信号产生电路。可选地，所述滤波单元为RC滤波电路，包括第一电阻、第二电阻和电容，所述第一电阻的第一端与所述第一电源端连接，所述第一电阻的第二端与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第二电源端连接，所述电容的第一端与所述第一电阻的第二端和所述第二电阻的第一端连接，所述电容的第二端与所述第二电源端连接，所述第一电阻的第二端和所述第二电阻的第一端的连接处作为滤波信号的输出端。可选地，所述控制信号产生电路包括比较器，所述比较器的第一输入端与所述滤波单元的输出端连接，所述比较器的第二输入端与参考电压连接，所述比较器的第一输出端输出第一使能信号，所述比较器的第二输出端输出第二使能信号；在所述第一输入端的电压大于所述第二输入端的电压时，所述第一输出端输出低电平的第一使能信号，所述第二输出端输出高电平的第二使能信号；在所述第一输入端的电压低于所述第二输入端的电压时，所述第一输出端输出高电平的第一使能信号，所述第二输出端输出低电平的第二使能信号。可选地，所述第一去耦电容为MOS管电容，所述第一通路开关为NMOS晶体管；作为第一去耦电容的所述MOS管电容的栅极与第一电源端连接，作为第一去耦电容的所述MOS 管电容的源、漏极与所述第三通路开关和所述NMOS晶体管的漏极连接，所述NMOS晶体管的栅极接收第一使能信号，所述NMOS晶体管的源极与所述第二电源端连接。可选地，所述第二通路开关为PMOS晶体管，所述第二去耦电容为MOS管电容；所述 PMOS晶体管的栅极接收第二使能信号，所述PMOS晶体管的源极与所述第一电源端连接，所述PMOS晶体管的漏极与作为第二去耦电容的所述MOS管电容的栅极和所述第三通路开关连接，作为第二去耦电容的所述MOS管电容的源、漏极与所述第二电源端连接。可选地，所述第三通路开关为CMOS传输门，包括对称设置的NMOS晶体管和PMOS 晶体管，所述CMOS传输门的两端分别与所述第一去耦电容的第二电极和所述第二去耦电容的第一电极连接。可选地，第一电源电压为电源电压，所述第二电源电压为接地电压。本专利技术另一方面还提供一种包括上述去耦控制电路的半导体电路，所述半导体电路还包括逻辑电路，所述逻辑电路位于所述第一电源端和所述第二电源端之间。与现有技术相比，本专利技术具有以下优点设置了至少两个去耦电容以及多个通路开关，这样就可以根据电源电压的大小控制通路开关的开通和/或关断，进而实现所述两个去耦电容的串联(在电源电压较高时)或并联(在电源电压较低时)，使得所述去耦控制电路能适用于不同电源电压的状况，确保了去耦控制电路的去耦效率和灵敏度。附图说明图1显示了现有技术中具有去耦电容的去耦控制电路的电路示意图；图2显示了本专利技术半导体电路中的去耦控制电路在一实施方式中的示意图；图3显示了图2所示的去耦控制电路在一具体实施例中的电路示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。正如
技术介绍
部分所述，现有技术中去耦控制电路中，采用栅极氧化层厚度较厚的去耦电容占用面积、去耦效率较低、引起较大的动态电压降而使灵敏度较差；或者采用栅极氧化层厚度较薄的去耦电容不能适用于较大的电源电压、易导致去耦控制电路中过度的非预期的漏电流，使电路效能劣化的问题。针对上述问题，本专利技术提供一种半导体电路，所述半导体电路位于半导体器件上， 包括逻辑电路以及用于保护所述逻辑电路的去耦控制电路。参考图2，其显示了本专利技术半导体电路中的去耦控制电路在一实施方式中的示意图。如图2所示，所述去耦控制电路包括连接至第一电源电压Vl的第一电源端、连接至第二电源电压V本文档来自技高网...

【技术保护点】
１．一种去耦控制电路，其特征在于，包括：连接至第一电源电压的第一电源端和连接至第二电源电压的第二电源端；控制信号产生电路，与所述第一电源端连接，用于将所述第一电源端的第一电源电压与参考电压进行比较，并根据所述比较结果确定所输出的第一使能信号和第二使能信号的值，所述第一使能信号与所述第二使能信号互为反相；去耦电路，包括具有第一去耦电容和第一通路开关的第一去耦支路、具有第二去耦电容和第二通路开关的第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之间的第三通路开关；所述第一去耦电容和所述第一通路开关串联于所述第一电源端和所述第二电源端之间，所述第一通路开关受所述第一使能信号控制来实现通断；所述第二去耦电容和所述第二通路开关串联于所述第一电源端和所述第二电源端之间，所述第二通路开关受所述第二使能信号控制来实现通断；所述第三通路开关与所述第一去耦电容的第二电极和所述第二去耦电容的第一电极连接，所述第三通路开关受所述第一使能信号和所述第二使能信号控制来实现所述第一去耦电容和所述第二去耦电容的通断。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31