本实用新型专利技术公布了一种基于低成本多路并行高速率的A/D采样电路，包括模拟信号输入模块、时钟产生和分配模块、并行ADC模块、FPGA模块和DSP模块。模拟信号输入模块主要实现对模拟信号的输入，时钟产生和分配模块主要为并行ADC模块提供统一时钟基准。该实用新型专利技术主要以较低成本实现高速A/D采样。一方面降低硬件开发成本，另一方面更接近目前软件无线电的开发理念。（*该技术在2020年保护过期，可自由使用*）
【技术实现步骤摘要】
本技术涉及一种可广泛使用的数字信号处理技术，该项技术主要涉及高速数据采集方面。
技术介绍
以现代通信理论为基础，以数字信号处理为核心，以微电子技术为支撑的软件无线电技术在最近几年取得了极大发展，引起了包括军事通信、个人移动通信、微电子以及计算机等电子领域的巨大关注和广泛兴趣。但是，由于受半导体技术的限制，从射频信号直接数字化几乎是不可能的。而中频信号的数值化所需A/D，以及后续数字中频信号处理所需的 FPGA、DSP等器件，在一定程度上满足了软件无线电的要求。随着近年来数字信号处理技术的发展，许多理论，比如欠采样、信号多相滤波等日益成熟，都为中频数字化，甚至宽带中频信号的数字化处理提供了实现的基础。因此，以较低成本对中频信号进行并行高速数字信号处理是实现软件无线电的重要途径。在传统信号处理中，多路并行数据采样系统在各个通道间必然存在差异，从而会引入新的误差，使得整体性能下降。一个误差来源是由于所需精度的时钟在目前的技术条件下是很难做到的，而各路之间的时延不等造成了采样实际上是非均勻采样，从而引起采样点偏移；另一个来源是通道间增益不一致。这些误差使得输入信号被多通道并行系统采样后难以无失真地复合。但这两种误差都只与电路结构与采样器件有关，属于系统误差，在采样系统构成后可以经过误差测量，采用软件方式进行修正。
技术实现思路
本技术解决其技术问题所采用的技术方案是一种基于低成本多路并行高速率的A/D采样电路板，包括模拟信号输入电路、时钟产生和分配模块、ADC模块、FPGA模块和 DSP模块；所述模拟信号处理模块主要实现对模拟信号的输入，以驱动ADC模块；时钟产生和分配模块为ADC模块提供同一时钟基准；FPGA模块和DSP模块主要用于将经过高速采样处理后形成的数字信号进行采样校正和验证效果。依据以前分析，本项高速数据采样技术从软、硬两个方向进行具体设计实现1.硬件方面1采用较精确的时钟芯片和分配芯片；1时钟、输入模拟信号等在印制电路板上走线要严格等长；1对各A/D芯片提供精确的同一参考电压，并使用同一电源芯片。为验证相关设计有效性，本方案设计了相关电路图，具体原理参见附图说明图1，由此可见硬件模块分为5部分，分别为模拟信号输入模块，时钟产生和分配模块，并行ADC模块， FPGA模块和DSP模块。其中前3个模块我们统称为采集部分，后两个部分我们统称为存储分析部分。a)模拟信号输入模块采用一块宽带差分运放AD8351组成，它完成的主要功能是对模拟输入信号进行单端转差分操作以驱动ADC，以获得最好的采样效果。b)时钟产生和分配模块这个模块主要是由一块ADF4360-7和一块AD9510组成，其中ADF4360-7负责产生等效采样时钟，AD9510负责将这个时钟4分频并输出依次相移90度的4路LVPECL信号来分别驱动4块ADC。C) ADC 模块采用4块AD9480来进行并行采样，在PCB制版时严格保证时钟线和模拟信号输入线到每块ADC的距离等长，并采用ADR510作为运放和4块ADC的统一参考电压源。d) FPGA 模块选择了 XLINX公司的XC3S400PQ208-4来接收AD9480输出的LVDS电平的时钟和数据，并存放在内部RAM中，共存32KBytes (相当于每路SKBytes)。后通知DSP读入数据进行采样效果的检验和误差校正(现阶段先在DSP中实现误差校正算法，以后会分解算法并在FPGA中实时实现)。e) DSP 模块选择TMS320VC5509A来进行采样效果的验证和初期的误差校正工作，DSP通过 EMIF接口和FPGA通信，从FPGA内部实现的FIFO中读出数据并处理。2.软件方面在高速数据采集过程中，误差引入过程相对比较复杂，此处就不再就此做理论分析。但是其主要误差主要归结为三类a)A/D偏置幅度非均勻引入误差A/D的偏置误差对系统的影响是产生和A/D个数相同的附加频率分量，附加频率分量位于和采样频率和A/D个数有关的固定频率点上，并且等间隔地分布在频率轴上，其位置和输入信号的频率无关。b)A/D增益幅度非均勻引入误差如果系统的采样角频率cos = 2π/Τ。在一个频率周期内包含M对谱线，M为并行采用通道数。那么信号的主谱线位于(ω0，ω8-ω0)处，附加频率分量谱线等间隔的分布在频率轴上，频率间隔为ω s/M，而且每对谱线的中心以ω s/M等间隔均勻分布，每对谱线的系数为A(k)/2j和-八(厘-10//2」，且八00 = A(M-k)，A(k)即为增益幅度非均勻引入误差。c)时延误差周期信号经非均勻取样后产生一系列附加谱线，相邻谱线在频率轴上的间隔为fs/M0fs为采样频率，M为并行采用通道数。综合以上分析，软件校正方式如下时延误差的矫正根据傅里叶变换的时移性质，时间误差Δ tk与采样周期Ts的比值为ak，则对应的频域变化为频域值乘以让采样信号通过理想频率响应为的全通滤波器即可实现对时间误差的校正，选择合适的窗函数可求出实际滤波器系数，参考模型见图2。偏置误差的矫正为了消除ADC间的偏置误差，我们让每路ADC采样后都减去其固有的直流偏置ok， 即让4路ADC的直流偏置都变为0，这样就消除了偏置对采样的影响。增益误差的矫正为了消除ADC间的增益误差，然后将后三路信号都乘以与第一路信号的幅度比&， 这样就使后三路信号都与第一路信号的增益保持一致。从而消除通道间的增益误差。以下结合附图和实施例对本技术进一步说明。图1是本技术的电路原理图。图2是多项式逼近的全通滤波器结构框图。图3是并行采样数据时域及频谱幅度图(其中圆圈中所示为高次谐波)。图4是采集数据时域与频谱幅度图。具体实施方式以下结合附图，对本技术作详细的说明。为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。本项高速数据采样技术从软、硬两个方向进行具体设计实现1采用较精确的时钟芯片和分配芯片；1时钟、输入模拟信号等在印制电路板上走线要严格等长；1对各A/D芯片提供精确的同一参考电压，并使用同一电源芯片。为验证相关设计有效性，本方案设计了相关电路图，具体原理参见图1，由此可见硬件模块分为5部分，分别为模拟信号输入模块，时钟产生和分配模块，并行ADC模块， FPGA模块和DSP模块。其中前3个模块我们统称为采集部分，后两个部分我们统称为存储分析部分。以上所述仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本技术的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本技术的保护范围之内。权利要求1.一种基于低成本多路并行高速率的A/D采样电路板，其特征是该电路板包括模拟信号输入电路、时钟产生和分配模块、ADC模块、FPGA模块和DSP模块；所述模拟信号处理模块主要实现对模拟信号的输入，以驱动ADC模块；时钟产生和分配模块为ADC模块提供同一时钟基准；FPGA模块和DSP模块用于将经过高速采样处理后形成的数字信号进行采样校正和验证效果。2.根据权利要求1所述的基于低成本多路并行高速率的A/D采样电路板，其特征是 所述FPGA模块接收ADC模块输出本文档来自技高网...
【技术保护点】
１．一种基于低成本多路并行高速率的Ａ／Ｄ采样电路板，其特征是：该电路板包括模拟信号输入电路、时钟产生和分配模块、ＡＤＣ模块、ＦＰＧＡ模块和ＤＳＰ模块；所述模拟信号处理模块主要实现对模拟信号的输入，以驱动ＡＤＣ模块；时钟产生和分配模块为ＡＤＣ模块提供同一时钟基准；ＦＰＧＡ模块和ＤＳＰ模块用于将经过高速采样处理后形成的数字信号进行采样校正和验证效果。
【技术特征摘要】
【专利技术属性】
技术研发人员：王伟权，
申请(专利权)人：四川九洲电器集团有限责任公司，
类型：实用新型
国别省市：51
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