导线架结构及其构成的表面黏着型半导体封装结构制造技术

本发明专利技术公开了一种导线架结构及其构成的表面黏着型半导体封装结构，其中导线架包括 ：第一接脚部、弯折部和第二接脚部，其中弯折部由第一接脚部的第一端部延伸形成，而第 二接脚部则为由弯折部的颈部延伸形成的方形板体，并且方形板体上形成有方形凸部，以使 得芯片可焊接固设于二导线架的方形凸部之间；表面黏着型半导体封装结构包括芯片、导线 架和封装体；封装体则包覆芯片、两个导线架的第二接脚部、弯折部及第一端部，从而完成 表面黏着型半导体的封装，进而提高表面黏着型半导体元件的可靠度，同时可增加表面黏着 型半导体承载功率。

【技术实现步骤摘要】

本专利技术涉及一种导线架结构及其构成的表面黏着型半导体封装结构，尤其涉及一种应用 于瞬态电压抑制半导体的导线架结构及其构成的表面黏着型半导体封装结构。
技术介绍
图1为公知的一种瞬态电压抑制半导体10封装结构的剖视图；图2为公知的一种瞬态电压 抑制半导体10封装结构的导线架12的局部俯视图；图3为公知的一种瞬态电压抑制半导体10 封装结构的导线架12的局部侧视图。如图l所示公知的瞬态电压抑制半导体10封装结构包括 一个瞬态电压抑制芯片ll、 一对导线架12和一个封装体13，其中瞬态电压抑制芯片11设置于两导线架12的芯片承载部 121之间，并且利用封装体13包覆瞬态电压抑制芯片11及部份的导线架12，进而完成瞬态电 压抑制半导体10的封装。如图2所示为了制造成本上的考虑，公知的瞬态电压抑制半导体10所使用的导线架12 大多是沿用整流器所使用的导线架12，因此导线架12的芯片承载部121大多设计为圆形，然 而因为瞬态电压抑制芯片11的外形为方形，所以芯片承载部121的形状无法与瞬态电压抑制 芯片ll的形状相匹配，在制程中，将导致封装体13成型时所产生的灌胶压力直接冲击导线架 12的芯片承载部121，进而影响瞬态电压抑制芯片ll的效能，从而使得瞬态电压抑制芯片ll 无法有效地达到可承载功率的理想值。如图3所示公知的导线架12的芯片承载部121为一平板，在利用焊锡14将瞬态电压抑制 芯片11焊接于两导线架12的芯片承载部121之间时，焊锡14可能会外溢至瞬态电压抑制芯片 ll上，使得瞬态电压抑制芯片ll可承载的功率降低，严重影响了瞬态电压抑制半导体10的封 装可靠度。此外，在制程中，封装体13成型时会产生向两侧拉扯的拉力并牵动导线架12，使得导线 架12与瞬态电压抑制芯片11之间的结合强度下降，这不仅会降低瞬态电压抑制半导体10的封 装可靠度，也会使瞬态电压抑制芯片11无法达到理想的可承载功率。
技术实现思路
为了克服现有技术的不足，本专利技术的目的在于提供一种可提到半导体元件可靠度、增加表面黏着型半导体承载功率的导线架结构及其构成的表面黏着型半导体封装结构。 本专利技术是通过以下技术方案来实现的一种导线架结构，包括第一接脚部、弯折部和第二接脚部，其中，第一接脚部为长形板 体，其具有第一和第二两个端部，弯折部由上述第一端部延伸形成，同时形成一颈部，第二 接脚部为方形板体，由上述颈部延伸形成，其具有一第三表面，第三表面上形成有方形凸部所述的第一接脚部和第二接脚部的宽度相同。 所述的第一接脚部与第二接脚部平行。所述的第三表面上的方形凸部的截面积与芯片的方形焊接面的截面积大小近似。 所述的导线架的弯折部设置有穿孔。一种表面黏着型半导体封装结构，包括一个芯片、两个导线架和一个封装体所述的芯片包含第一和第二两个表面，第一表面和第二表面上分别设有方形焊接面；所述的导线架包括第一接脚部、弯折部和第二接脚部，其中，第一接脚部为长形板体， 其具有第一和第二两个端部，弯折部由上述第一端部延伸形成，同时形成一颈部，第二接脚 部为方形板体，由上述颈部延伸形成，其具有一第三表面，第三表面上形成有方形凸部，两 个导线架的方形凸部分别与芯片的第一表面和第二表面焊接；所述的封装体包覆芯片、两个导线架的第二接脚部、弯折部及第一端部。所述的芯片为瞬态电压抑制芯片。所述的第一接脚部和第二接脚部的宽度相同。所述的第一接脚部与第二接脚部平行。所述的第三表面上的方形凸部的截面积与第一表面和第二表面上的方形焊接面的截面积 大小近似。所述的导线架的弯折部设置有穿孔，所述的封装体穿设于穿孔之中。 所述的第二端部沿着与封装体对应的侧面和底面弯折形成折弯脚。所述的封装体的底面中央部位形成一突出部，所述的突出部与所述的折弯脚位于同一平 面上。本专利技术的有益效果是1、 可提高表面黏着型半导体的元件可靠度。2、 可避免封装体成型时所产生的压力冲击芯片，达到保护芯片的功效。3、 可使表面黏着型半导体达到理想的可承载功率。附图说明图1为公知的一种瞬态电压抑制半导体10封装结构的剖视图2为公知的一种瞬态电压抑制半导体10封装结构的导线架12的局部俯视图； 图3为公知的一种瞬态电压抑制半导体10封装结构的导线架12的局部侧视图； 图4为本专利技术一实施例表面黏着型半导体封装结构的剖视图； 图5为本专利技术一实施例表面黏着型半导体封装结构的局部分解剖视图； 图6为本专利技术一实施例的导线架结构的俯视图； 图7为本专利技术一实施例的导线架结构的剖视图8为本专利技术一实施例表面黏着型半导体封装结构的制程剖视图。 图中主要附图标记含义如下 10、瞬态电压抑制半导体 12导线架 13封装体20表面黏着型半导体 31第一表面 311、 321方形焊接面 41第一接脚部 412第二端部 421 颈部 43第二接脚部 432 第三表面 50 封装体 52 底面 具体实施例方式下面将结合附图，详细说明本专利技术的具体实施例方式图4为本专利技术一实施例表面黏着型半导体封装结构的剖视图。如图4所示表面黏着型半导体封装结构20包括 一个芯片30、两个导线架40和一个封 装体50。图5为本专利技术一实施例表面黏着型半导体封装结构的局部分解剖视图。 芯片30可以为瞬态电压抑制芯片。如图5所示芯片30包含一个第一表面31和一个第二11瞬态电压抑制芯片121芯片承载14焊锡30芯片32第二表面40导线架411第一端部42 弯折部422 穿孔431 方形板体433方形凸部51 侧面53 突出部表面32，第一表面31和第二表面32上分别设有方形焊接面311、 321。利用焊锡14可将芯片30 焊接到导线架40上，而且方形焊接面311、 321的面积小于第一表面31和第二表面32的面积， 这样可避免在焊接时焊锡14外溢至芯片30的可作用区域，从而使芯片30达到理想的承载功率 ，同时可提高表面黏着型半导体20的元件可靠度。如图4所示导线架40，用以承载芯片30，芯片30可设置于两个导线架40之间，通过焊 锡14使芯片30与导线架40电性连接。图6为本专利技术一实施例的导线架结构的俯视图；图7为本专利技术一实施例的导线架结构的剖 视如图6和图7所示导线架40包括第一接脚部41、弯折部42及第二接脚部43。第一接脚 部41为一长形板体，其具有第一端部411和第二端部412。弯折部42由第一接脚部41的第一端部411弯折延伸而成，也就是说弯折部42与第一接脚 部41之间夹有一角度。同时如图6所示，弯折部42的宽度逐渐縮小形成一颈部421，且颈部 421的宽度小于第一接脚部41的宽度。此外，为了提高表面黏着型半导体20封装的稳固性，可于弯折部42处形成有一穿孔422 ，使封装体50在包覆芯片30及部份的导线架40时，可穿设于穿孔422中(如图4所示)，以形成 类似于钉柱的构造，从而可与导线架40紧密结合，并可避免封装体50成型时造成的拉力影响 表面黏着型半导体20的封装可靠度，使得芯片30达到理想的可承载功率。如图6所示第二接脚部43由弯折部42的颈部421延伸形成，且其为一方形板体431，且 第二接脚部43与第一接脚部41可具有相同宽度，也可相互平行。如图7所示第二接脚部43的第三表面432上形成有一方形凸部433，第三表面432为芯片 30与导线架40焊接本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：张仓生，王自强，
申请(专利权)人：昆山东日半导体有限公司，
类型：发明
国别省市：