一种存储器读出电路制造技术

本发明专利技术公开了一种存储器读出电路，包括偏置电路、预充电路、译码电路、存储阵列、钳位电路、第一晶体管、第二晶体管、比较器、电流倍增电路、电流参考电路和电流源电路；其中，偏置电路与电流源电路串联，译码电路与存储阵列串联后与所述预充电路并联形成第一节点，钳位电路与第一晶体管串联后连接到第一节点；电流参考电路与第二晶体管并联形成第二节点；电流倍增电路的输入端连接于第一晶体管和第二晶体管的栅极，输出端连接于比较器的输入端。利用本发明专利技术，解决了传统读出电路中钳位管限制预充电流的瓶颈，加快了预充速度，实现了低电源电压下高速、低损耗预充的目的，提高了低阈值窗口下的感应速度。

【技术实现步骤摘要】

本专利技术涉及集成电路中存储器的设计
，尤其涉及一种存储器读出电路， 是一种从存储器的漏极感应电流以进行读出操作的存储器读出电路。
技术介绍
目前，存储器已被广泛地应用于数据存储的领域。存储器具有多个存储单元，这些 存储单元通常被配置成存储阵列的形式，其中每一列存储单元组成位线，每一行的存储单 元组成字线。每一个存储单元含有一个存储管，其漏极连接到位线，源极连接到源线，整个 存储阵列的衬底连接在一起。通常情况下，每一个存储单元存储一位二进制数值，“1”表示被擦除的单元，“0”表 示被编程的单元。在多位存储中，一个存储单元能存储几位二进制数值，它的每一位都能表 示成“1”或“0”。一般而言，使用者都希望存储器读出访问时间短，即读出电路能快速的读出存储 单元所存储的数值。然而随着工艺节点的缩小，芯片供电电压的下降，存储阵列面积的增 加，读出延时变得越来越明显，这就对存储器读出电路提出了更高的要求。图1是现有技术存储器读出电路的结构示意图。现有技术存储器读出电路包括电 流镜101，与所述电流镜101并联相连的预充电路102，与并联相连的所述电流镜101和预 充电路102相连的钳位电路103，与所述钳位电路103串联相连的Y译码通道104，与所述 Y译码通道104串联相连的存储阵列105，以及读出支路109 ；所述读出支路109包括第一 反相器107、第二反相器108和参考电路106，所述第一反相器107和第二反相器108串联 相连后，与所述参考电路106并联相连。在预充操作时，位线预充电流是通过所述钳位电路103中的钳位管流向位线的， 因此钳位电路103中钳位管的导通能力决定了预充电流的大小，这在低电源电压下会很明 显的影响位线预充速度。在读出操作时，所述读出支路109的电压波动范围很大，只有当电压变化超过第 一反相器107的反转电平时，存储单元存储的数据才能正确地读出，这样显然增加了访问 所需时间。此外，由于工艺的不确定性，第一反相器107的反转电平是一个不确定的值，这样 会导致读出时间分布在一定的范围内，为了在最坏的情况下能正确地读出存储数据，通常 会选择最长的读出时间作为存储器的读出时间，这样显然增加了额外的访问延时。同时，在 读出操作时，所述读出支路109存在很大的电压波动范围，会导致读出电路较大的读出功^^ ο
技术实现思路
(一)要解决的技术问题本专利技术针对现有技术的存储器读出电路需要的预充时间较长，感应速度较慢，以及读取功耗较大的不足，提供了一种适应于低电源电压下存储器快速读取操作的存储器读 出电路。(二)技术方案本专利技术解决上述技术问题的技术方案如下一种存储器读出电路，该存储器读出电路包括偏置电路201、预充电路202、译码 电路203、存储阵列204、钳位电路205、第一晶体管206、第二晶体管207、比较器208、电流 倍增电路209、电流参考电路210和电流源电路211 ；其中，所述偏置电路201与所述电流源 电路211串联，所述译码电路203与所述存储阵列204串联后与所述预充电路202并联形 成第一节点212，所述钳位电路205与所述第一晶体管206串联后连接到第一节点212 ；所 述电流参考电路210与所述第二晶体管207并联形成第二节点213 ；所述电流倍增电路209 的输入端连接于所述第一晶体管206和所述第二晶体管207的栅极，输出端连接于所述比 较器208的输入端。上述方案中，所述偏置电路201包含第i^一晶体管2011、第十二晶体管2012、第 十三晶体管2013、第十四晶体管2014、第十五晶体管2015和第十六晶体管2016，其中，所 述第十一晶体管2011的源极接电源电压，漏极连接所述第十二晶体管2012的漏极，栅极连 接所述电流源电路211中第十八晶体管2111的栅极；所述第十二晶体管2012的源极连接 所述第十五晶体管2015的漏极，漏极连接所述第十一晶体管2011的漏极，栅极连接电源电 压；所述第十三晶体管2013的源极连接所述第十六晶体管2016的漏极，漏极连接所述第 十二晶体管2012的漏极，栅极连接所述钳位电路205中放大器2052的输出端2053 ；所述 第十四晶体管2014的源极接地，漏极连接电流源，栅极连接自身的漏极；所述第十五晶体 管2015的源极接地，漏极连接所述第十二晶体管2012的源极，栅极连接所述第十四晶体管 2014的栅极；所述第十六晶体管2016的源极接地，漏极连接所述第十三晶体管2013的源 极，栅极连接所述第十四晶体管2014的栅极。上述方案中，所述预充电路202包含第二i^一晶体管2021和第二十二晶体管 2022，其中，第二十一晶体管2021的源极连接电源电压，栅极连接第二十二晶体管2022的 漏极，漏极连接第二十二晶体管2022的源极；第二十二晶体管2022的栅极连接预充信号，漏极连接第一节点212。上述方案中，所述钳位电路205包含第五十一晶体管2051和放大器2052，其中，第 五十一晶体管2051的源极连接第一节点212，漏极连接第一晶体管206的漏极，栅极连接放 大器2052的输出端2053，放大器的负输入端连接第一节点212。上述方案中，所述第一晶体管206的源极接地，漏极连接所述钳位电路205中第 五十一晶体管2051的漏极，栅极连接自身的漏极。上述方案中，所述第二晶体管207的源极接地，漏极连接第二节点213，栅极连接 自身的漏极。上述方案中，所述电流倍增电路209包含第九十一晶体管2091、第九十二晶体管 2092、第九十三晶体管2093、第九十四晶体管2094、第九十五晶体管2095、第九十六晶体管 2096、第九十七晶体管2097和第九十八晶体管2098，其中，第九十一晶体管2091的源极接 地，漏极连接第九十五晶体管2095的漏极，栅极连接第一晶体管206的栅极；第九十二晶体 管2092的源极接地，漏极连接第三节点2099，栅极连接第一晶体管206的栅极；第九十三晶体管2093的源极接地，漏极连接第九十七晶体管2097的漏极，栅极连接第二晶体管207 的栅极；第九十四晶体管2094的源极接地，漏极连接第四节点20910，栅极连接第二晶体管 207的栅极；第九十五晶体管2095的源极连接电源电压，漏极连接第九十一晶体管2091的 漏极，栅极连接自身的漏极；第九十六晶体管2096的源极连接电源电压，漏极连接第四节 点20910，栅极连接第九十五晶体管2095的栅极；第九十七晶体管2097的源极连接电源电 压，漏极连接第九十三晶体管2093的漏极，栅极连接自身的漏极；第九十八晶体管2098的 源极连接电源电压，漏极连接第三节点2099，栅极连接第九十七晶体管2097的栅极。上述方案中，所述的电流参考电路210包含第一零一晶体管2101、第一零二晶体 管2102、第一零三晶体管2103、第一零四晶体管2104和第一零五晶体管2105，其中，第一 零一晶体管2101的源极连接第二节点213，漏极连接第一零三晶体管2103的漏极，栅极连 接钳位电路205中放大器2052的输出端2053 ；第一零二晶体管2102的源极连接第二节点 213，漏极连接第一零四晶体管2104的漏极，栅极接地；第一零三晶体管21本文档来自技高网...

【技术保护点】
１．一种存储器读出电路，其特征在于，该存储器读出电路包括偏置电路（２０１）、预充电路（２０２）、译码电路（２０３）、存储阵列（２０４）、钳位电路（２０５）、第一晶体管（２０６）、第二晶体管（２０７）、比较器（２０８）、电流倍增电路（２０９）、电流参考电路（２１０）和电流源电路（２１１）；其中，所述偏置电路（２０１）与所述电流源电路（２１１）串联，所述译码电路（２０３）与所述存储阵列（２０４）串联后与所述预充电路（２０２）并联形成第一节点（２１２），所述钳位电路（２０５）与所述第一晶体管（２０６）串联后连接到第一节点（２１２）；所述电流参考电路（２１０）与所述第二晶体管（２０７）并联形成第二节点（２１３）；所述电流倍增电路（２０９）的输入端连接于所述第一晶体管（２０６）和所述第二晶体管（２０７）的栅极，输出端连接于所述比较器（２０８）的输入端。

【技术特征摘要】

【专利技术属性】
技术研发人员：王琴，柳江，刘明，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11