根据一个实施例，提供包括多个升压电路、调节器和多个开关的半导体集成电路装置。在上述多个升压电路中，输入输入电压且将上述输入电压升压以分别产生不同值的升压电压。调节器能够将上述升压电压降压以产生多个降压电压。上述开关连接在上述多个升压电路和上述调节器之间，并选择性地将来自上述升压电路的上述升压电压提供给上述调节器作为电源电压。
【技术实现步骤摘要】
本专利技术涉及具有调节器(regulator)的半导体集成电路装置。
技术介绍
在诸如NOR闪存、NAND闪存等半导体存储装置的各种半导体集成电路装置中，设置有升压电路和调节器。升压电路将由外部提供的电源电压升压以产生升压电压。调节器将升压电压降压以产生多个降压电压。在下文中，“调节器”意味着产生降压电压的电路。 向调节器输入电压较高的升压电压作为电源电压。近年来，为了增大半导体存储装置的存储容量，研发了在存储器单元晶体管中具有四个值即大于等于2bit的多值存储信息的多种产品。在具有这样的多值存储的半导体存储装置中，设置了产生用于在数据的读取、数据的写入、数据的擦除等中使用的、不同值的升压电压的多个升压电路。为了将半导体存储装置用于数据的改写、写入验证、擦除验证、读取等，还增加了从调节器输出的不同值的降压电压的数量。此外，像这样当在半导体存储装置中具有各种功能时，存在升压电路的使用频率增加而增大了半导体存储装置的消耗功率的问题。不限于半导体存储装置的调节器，而是在半导体集成电路装置的调节器中，存在由于输入较高电压的升压电压作为电源电压并产生比升压电压低的降压电压，而使得调节器的内部损耗增大的问题。
技术实现思路
本专利技术所解决的问题是提供能够抑制功率消耗的半导体集成电路装置。根据一个实施例，提供包括多个升压电路、调节器和多个开关的半导体集成电路装置。在(多个)上述升压电路中，输入输入电压且将上述输入电压升压以分别产生不同值的升压电压。调节器能够将(多个)上述升压电压降压以产生多个降压电压。(多个) 上述开关连接在上述多个升压电路和上述调节器之间，并选择性地将来自上述升压电路的 (多个)上述升压电压提供给上述调节器作为电源电压。根据本专利技术，能够抑制功率消耗。附图说明图1是示出根据第一实施例的半导体存储装置的概略结构的框图。图2是示出根据第一实施例的半导体存储装置的存储器单元晶体管的数据和阈值电压分布的关系的图。图3A、图;3B是分别示出构成上述半导体存储装置的升压电路的图。图3C是示出在各升压电路中包含的产生多个电压的电路的图。图4是示出上述半导体存储装置的调节器的电路图。图5是示出第一比较例的半导体存储装置的概略结构的框图。图6是示出调节器的输入电压和输出电压的关系的图。图7是说明根据第一实施例的半导体存储装置的调节器的内部损耗的图。图8A和图8B是分别示出根据第一实施例的半导体存储装置中的数据改写和数据读取的一个例子的图。图9是示出根据第一实施例的半导体存储装置的阶梯上升写入中的电压的变化的图。图10是示出根据第二实施例的半导体存储装置的概略结构的框图。图11是示出根据第二实施例的半导体存储装置的存储器单元的数据和阈值电压分布的关系的图。图12是示出第二比较例的半导体存储装置的概略结构的框图。图13是示出调节器的输入电压和输出电压的关系的图。图14是说明根据第二实施例的半导体存储装置的调节器的内部损耗的图。具体实施例方式在下文中，将参考附图说明(多个)实施例。在附图中，相同的符号表示相同或类似的部分。参考图1 图5说明根据第一实施方式的半导体集成电路装置。根据第一实施例的半导体集成电路装置是半导体存储装置。图1是示出根据第一实施例的半导体存储装置的概略结构的框图。在本实施例中，使用开关将从两个升压电路输入的不同值的升压电压选择性地输入到用于降压的调节器中。进一步地，由该调节器产生多个降压电压，并将产生的降压电压提供到存储器部中。如图1所示，在半导体存储装置70中设置有存储器部1，升压电路2至4，调节器 5，模式控制电路6，调节器控制电路7，开关SW1、SW2。半导体存储装置70是在存储器单元晶体管中能够存储四个值Obit)的信息的 NOR闪存。在存储器部1中设置有存储器单元阵列11，寻址寄存器15，行解码器14，列解码器 13和读取电路12。在存储器单元阵列11中，矩阵状地配置有存储数据的存储器单元，并指定存储器单元的地址。行解码器14连接到存储器单元阵列11的字线(WL)。列解码器13连接到存储器单元阵列11的位线(BL)。数据改写及读取电路12进行数据的改写和读取。图2是示出第一实施例的在存储器单元阵列11中设置的存储器单元晶体管的数据和阈值电压分布以及输出信号电平的关系的图。在上述存储器单元晶体管中，存储“11”、 “10”、“01”、“00” 四个值(2bit)的信息。“11”的信息分布在阈值电压(Vth)O (零)和读取电压VreadlO之间、例如在阈值电压(Vth)为1.2 2. OV的范围内。“10”的信息分布在读取电压VreadlO和读取电压 VreadOl之间且大于等于写入验证电压VvfylO、例如在阈值电压(Vth)为2. 8 2. 9V的范围内。“01”的信息分布在读取电压VreadOl和读取电压VreadOO之间且大于等于写入验证电压VvfyOl、例如在阈值电压(Vth)为3. 6 3. 7V的范围内。“00”的信息分布在比读取电压VreadOO大且大于等于写入验证电压VvfyOO、例如在阈值电压(Vth)为4. 5 5. 5V 的范围内。读取电压VreadlO例如设定为2. 4V。读取电压VreadOl例如设定为3. 2V。读取电压VreadOO例如设定为4. 0V。写入验证电压VvfylO是2. 8V。写入验证电压VvfyOl是 3.6V。写入验证电压VvfyOO是4. 5V。模式控制电路6生成分别控制升压电路2至4的控制信号kcpl至kcp3和动作模式控制信号Sdm。控制信号Secpl至kcp3在使能(enable)状态时，各升压电路2至4 动作，控制信号Secpl至％叩3在禁止(disable)状态时，各升压电路2至4关断。升压电路2接受从外部提供到半导体存储装置70中的电源电压Vdd，作为输入电压。升压电路2在控制信号Secpl为使能状态时，生成将电源电压Vdd升压后的升压电压 Vpgo升压电路2在控制信号Secpl为禁止状态时，停止动作。电源电压Vdd例如是1.8V 至3. 3V范围内的值，例如设定为1. 8V。虽然电源电压Vdd是从半导体存储装置70的外部提供的，但是作为替代地，也可以使用在半导体存储装置70的内部产生的电源电压Vdd。升压电路3接受电源电压Vdd作为输入电压。升压电路3在控制信号kcp2为使能状态时，生成将电源电压Vdd升压后的升压电压Vpp。升压电路3在控制信号kcp2为禁止状态时，停止动作。升压电路4接受电源电压Vdd作为输入电压。升压电路4在控制信号kcp3为使能状态时，生成将电源电压Vdd升压后的作为负电压的升压电压Vera。升压电路4在控制信号kcp3为禁止状态时，停止动作。升压电路2至4是电荷泵(charge pump)电路。从升压电路2输出且输入到存储器单元部1中的升压电压Vpg例如用于写入、读取动作等。从升压电路3输出且输入到存储器单元部1中的升压电压Vpp例如用于写入、擦除动作等。从升压电路4输出且输入到存储器单元部1中的升压电压Vera例如用于擦除动作。从升压电路2输出的升压电压Vpg传送到开关SWl。从升压电路3输出的升压电压Vpp传送到开关SW2。升压电压Vpg例如设定为5V。升压电压Vpp例如设定为10V。升压本文档来自技高网...
【技术保护点】
１．一种半导体集成电路装置，其特征在于，具备：多个升压电路，被输入输入电压，将上述输入电压升压，分别产生不同值的升压电压；调节器，能够将上述升压电压降压，产生多个降压后的电压；以及多个开关，连接在上述多个升压电路和上述调节器之间，选择性地将来自上述升压电路的上述升压电压提供给上述调节器作为电源电压。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：平田义治，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP
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