沟渠式半导体组件及其制作方法技术

本发明专利技术公开了一种沟渠式半导体组件及其制作方法。沟渠式半导体组件包括一沟渠式金属氧化物半导体晶体管组件与一沟渠式静电防护组件，且沟渠式静电防护组件电性连接于沟渠式金属氧化物半导体晶体管组件的栅极与源极之间，借此提供优良的静电防护能力。沟渠式静电防护组件的制作整合于沟渠式金属氧化物半导体晶体管组件之内，因此不需利用额外的光罩定义沟渠式静电防护组件的掺杂区的位置，故具有工艺简单与成本低廉的优势。

【技术实现步骤摘要】

本专利技术关于一种，尤指一种具有沟渠式金属氧化物半导体晶体管组件与沟渠式静电防护组件的。
技术介绍
功率金属氧化物半导体晶体管(Power MOS transistor)组件由于具有高电压高电流的导通特性，因此特别容易受到静电放电脉冲(ESD pulse)的伤害。特别是由于现今的集成电路工艺中为了获得较低起始电压，功率金属氧化物半导体晶体管组件的栅极氧化层的厚度必须加以薄化，在此要求下，功率金属氧化物半导体晶体管组件极易受到因摩擦或其它无法控制的因素所产生的静电放电脉冲的伤害而受损。因此，在功率金属氧化物半导体晶体管组件的应用上，必须搭配静电防护电路的使用以避免功率金属氧化物半导体晶体管组件受损。在现行的功率金属氧化物半导体晶体管组件技术中，通常是在功率金属氧化物半导体晶体管组件制作完成后，再进行静电防护电路的制作，然而此作法会增加额外的工艺与成本。另外，美国专利第7，205，196号专利，揭示了一种制作功率金属氧化物半导体晶体管组件与静电防护组件的方法，根据其教导，静电防护组件的制作是整合于功率金属氧化物半导体晶体管组件的工艺中，然而其必须利用一道额外光罩定义多晶硅层的图案，因此会造成工艺复杂度与成本的增加。
技术实现思路
本专利技术的目的之一在于提供一种，以解决公知技术的工艺复杂与高成本的缺点。为达上述目的，本专利技术提供一种沟渠式半导体组件。上述沟渠式半导体组件，包括一半导体基底，其特征在于，包括一上表面与一下表面，所述半导体基底上定义有一第一组件区与一第二组件区，且所述半导体基底的所述上表面包括至少一第一沟渠位于所述第一组件区之内，以及至少一第二沟渠位于所述第二组件区之内；至少一沟渠式金属氧化物半导体晶体管组件，设置于所述第一组件区内，其中所述沟渠式金属氧化物半导体晶体管组件包括一介电层，位于所述第一沟渠的侧壁；一栅极，位于所述第一沟渠之内；一基体掺杂区，位于所述第一沟渠的一侧的所述半导体基底内； 一源极，位于所述半导体基底的所述上表面并与所述基体掺杂区电性连接；以及一漏极，位于所述半导体基底的所述下表面；一沟渠式静电防护组件，设置于所述第二组件区的所述第二沟渠之内，所述沟渠式静电防护组件包括一第一掺杂区与一第二掺杂区，其中所述第一掺杂区具有一第一掺杂类型，所述第二掺杂区具有一第二掺杂类型，且所述第一掺杂区与所述第二掺杂区具有不同掺杂类型以及一栅极导线，设置于所述半导体基底的所述上表面，其中所述栅极导线分别与所述沟渠式金属氧化物半导体晶体管组件的所述栅极，以及所述沟渠式静电防护组件的所述第二掺杂区电性连接。为达上述目的，本专利技术另提供一种制作沟渠式半导体组件的方法。上述方法包括下列步骤提供一半导体基底，所述半导体基底上定义有一第一组件区与一第二组件区，且所述半导体基底的一上表面具有至少一第一沟渠位于所述第一组件区之内，以及至少一第二沟渠位于所述第二组件区之内；于所述第一组件区的所述第一沟渠内形成一沟渠式金属氧化物半导体晶体管组件，以及于所述第二组件区的所述第二沟渠内形成一沟渠式静电防护组件，其中所述沟渠式金属氧化物半导体晶体管组件包括一栅极，位于所述第一沟渠之内，以及一基体掺杂区， 位于所述第一沟渠的一侧的所述半导体基底内，而所述沟渠式静电防护组件包括一第一掺杂区与一第二掺杂区，所述第一掺杂区与所述第二掺杂区具有不同掺杂类型；以及于所述半导体基底的所述上表面形成一栅极导线与一源极，其中所述栅极导线分别与所述沟渠式静电防护组件的所述第二掺杂区以及所述沟渠式金属氧化物半导体晶体管组件的所述栅极电性连接，且所述源极与所述基体掺杂区电性连接。为达上述目的，本专利技术更提供一种制作沟渠式半导体组件的方法。上述方法包括下列步骤提供一半导体基底，所述半导体基底上定义有一第一组件区与一第二组件区，且所述半导体基底的一上表面具有至少一第一沟渠位于所述第一组件区之内，以及至少一第二沟渠位于所述第二组件区之内；于所述第一沟渠与所述第二沟渠的内壁形成一介电层；于所述第一沟渠与所述第二沟渠之内形成一掺杂半导体层，其中所述掺杂半导体层具有一第一掺杂类型；于所述第一组件区的所述半导体基底中形成一基体掺杂区，其中所述基体掺杂区具有所述第一掺杂类型；于所述半导体基底与所述掺杂半导体层的表面形成一掩模图案，其中所述掩模图案部分覆盖所述第二沟渠内的所述掺杂半导体层；进行一离子布植，改变未被所述掩模图案覆盖的所述第二沟渠内的所述掺杂半导体层的掺杂类型，以使被所述掩模图案覆盖的所述掺杂半导体层形成一第一掺杂区，以及使位于所述第一掺杂区二侧未被所述掩模图案覆盖的所述掺杂半导体层分别形成一第二掺杂区与一第三掺杂区，其中所述第二掺杂区与所述第三掺杂区具有一第二掺杂类型；于所述半导体基底的表面形成一绝缘层，其中所述绝缘层曝露出所述第二沟渠内的所述第二掺杂区与所述第三掺杂区；以及于所述半导体基底上形成一栅极导线与一源极，其中所述栅极导线分别与所述第二沟渠内的所述第二掺杂区，以及与所述第一沟渠内的所述掺杂半导体层电性连接，而所述源极与所述基体掺杂区电性连接。本专利技术的沟渠式静电防护组件的制作整合于沟渠式金属氧化物半导体晶体管组件之内，因此不需利用额外的光罩，故具有工艺简化与成本低廉的优势。附图说明图1至图10绘示了本专利技术一优选实施例制作沟渠式半导体组件的方法示意图。图11与图12绘示了本实施例的沟渠式静电防护组件的示意图。图13绘示了本专利技术另一实施例的沟渠式静电防护组件的上视图。图14绘示了本专利技术的半导体组件的电路示意图。其中，附图标记说明如下10半导体基底101上表面102下表面103硅基材104外延硅层IOA第一组件区IOB第二组件区12介电层14光阻图案16光阻图案181第一沟渠182第二沟渠20介电层22掺杂半导体层23栅极24掺杂区26基体掺杂区28光阻图案301第一掺杂区302第二掺杂区303第三掺杂区34掺杂区36绝缘层38接触区40栅极导线42源极44连接电极46保护层48漏极50沟渠式金属氧化物半导体管组件60沟渠式静电防护组件具体实施例方式请参考图1至图10。图1至图10绘示了本专利技术一优选实施例制作沟渠式半导体组件的方法示意图，其中图1为一上视图，图2至图10为剖面示意图。如图1与图2所示， 提供一半导体基底10。半导体基底10包括一上表面101与一下表面102，且半导体基底10 上定义有一第一组件区IOA与一第二组件区10B，其中第一组件区IOA用以制作沟渠式金属氧化物半导体晶体管组件，而第二组件区IOB则用以制作沟渠式静电防护组件。在本实施例中，半导体基底10包括一硅基材103，以及一外延硅层104位于硅基材103上，但半导体基底10的材料并不以此为限，而可为其它适合的半导体材质所构成的单层或复合半导体基底。如图3所示，接着于半导体基底10的上表面101上形成一介电层12，并利用第一道光罩配合微影工艺于介电层12上形成一光阻图案14，再通过蚀刻工艺图案化介电层12。 介电层12的作用在隔绝半导体基底10与后续制作的栅极导线。介电层12可为一氧化硅层，并通过沉积或热氧化等工艺加以形成，但并不以此为限而亦可由其它介电材质所构成。如图4所示，去除光阻图案14。接着利用第二道光罩配合微影工艺于半导体基底 10的上表面101形成另一光阻图案本文档来自技高网...

【技术保护点】
１．一种沟渠式半导体组件，其特征在于，包括：一半导体基底，包括一上表面与一下表面，所述半导体基底上定义有一第一组件区与一第二组件区，且所述半导体基底的所述上表面包括至少一第一沟渠位于所述第一组件区之内，以及至少一第二沟渠位于所述第二组件区之内；至少一沟渠式金属氧化物半导体晶体管组件，设置于所述第一组件区内，其中所述沟渠式金属氧化物半导体晶体管组件包括：一介电层，位于所述第一沟渠的侧壁；一栅极，位于所述第一沟渠之内；一基体掺杂区，位于所述第一沟渠的一侧的所述半导体基底内；一源极，位于所述半导体基底的所述上表面并与所述基体掺杂区电性连接；以及一漏极，位于所述半导体基底的所述下表面；一沟渠式静电防护组件，设置于所述第二组件区的所述第二沟渠之内，所述沟渠式静电防护组件包括一第一掺杂区与一第二掺杂区，其中所述第一掺杂区具有一第一掺杂类型，所述第二掺杂区具有一第二掺杂类型，且所述第一掺杂区与所述第二掺杂区具有不同掺杂类型：以及一栅极导线，设置于所述半导体基底的所述上表面，其中所述栅极导线分别与所述沟渠式金属氧化物半导体晶体管组件的所述栅极，以及所述沟渠式静电防护组件的所述第二掺杂区电性连接。

【技术特征摘要】
1.一种沟渠式半导体组件，其特征在于，包括一半导体基底，包括一上表面与一下表面，所述半导体基底上定义有一第一组件区与一第二组件区，且所述半导体基底的所述上表面包括至少一第一沟渠位于所述第一组件区之内，以及至少一第二沟渠位于所述第二组件区之内；至少一沟渠式金属氧化物半导体晶体管组件，设置于所述第一组件区内，其中所述沟渠式金属氧化物半导体晶体管组件包括 一介电层，位于所述第一沟渠的侧壁； 一栅极，位于所述第一沟渠之内；一基体掺杂区，位于所述第一沟渠的一侧的所述半导体基底内；一源极，位于所述半导体基底的所述上表面并与所述基体掺杂区电性连接；以及一漏极，位于所述半导体基底的所述下表面；一沟渠式静电防护组件，设置于所述第二组件区的所述第二沟渠之内，所述沟渠式静电防护组件包括一第一掺杂区与一第二掺杂区，其中所述第一掺杂区具有一第一掺杂类型，所述第二掺杂区具有一第二掺杂类型，且所述第一掺杂区与所述第二掺杂区具有不同掺杂类型以及一栅极导线，设置于所述半导体基底的所述上表面，其中所述栅极导线分别与所述沟渠式金属氧化物半导体晶体管组件的所述栅极，以及所述沟渠式静电防护组件的所述第二掺杂区电性连接。2.如权利要求1所述的沟渠式半导体组件，其特征在于，所述沟渠式金属氧化物半导体晶体管组件的所述栅极为一掺杂半导体层。3.如权利要求2所述的沟渠式半导体组件，其特征在于，所述掺杂半导体层为一掺杂多晶娃层。4.如权利要求2所述的沟渠式半导体组件，其特征在于，所述掺杂半导体层具有所述第二掺杂类型。5.如权利要求1所述的沟渠式半导体组件，其特征在于，所述沟渠式金属氧化物半导体晶体管组件的所述基体掺杂区具有所述第一掺杂类型。6.如权利要求1所述的沟渠式半导体组件，其特征在于，所述沟渠式静电防护组件另包括一具有所述第二掺杂类型的第三掺杂区位于所述第二沟渠内，且所述第三掺杂区与所述沟渠式金属氧化物半导体晶体管组件的所述源极电性连接。7.如权利要求1所述的沟渠式半导体组件，其特征在于，另包括另一沟渠式静电防护组件设置于另一第二沟渠之内，以及一连接电极设置于所述半导体基底的所述上表面，其中所述沟渠式静电防护组件通过所述连接电极而以串联方式电性连接。8.如权利要求1所述的沟渠式半导体组件，其特征在于，所述半导体基底包括一硅基材，以及一外延硅层位于所述硅基材上，且所述第一沟渠与所述第二沟渠位于所述外延硅层之内。9.如权利要求1所述的沟渠式半导体组件，其特征在于，所述沟渠式金属氧化物半导体晶体管组件包括一沟渠式功率金属氧化物半导体晶体管组件。10.如权利要求1所述的沟渠式半导体组件，其特征在于，所述沟渠式静电防护组件包括一二极管组件。11.一种制作沟渠式半导体组件的方法，其特征在于，包括提供一半导体基底，所述半导体基底上定义有一第一组件区与一第二组件区，且所述半导体基底的一上表面具有至少一第一沟渠位于所述第一组件区之内，以及至少一第二沟渠位于所述第二组件区之内；于所述第一组件区的所述第一沟渠内形成一沟渠式金属氧化物半导体晶体管组件...

【专利技术属性】
技术研发人员：林伟捷，林礼政，
申请(专利权)人：茂达电子股份有限公司，
类型：发明
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