本发明专利技术涉及半导体集成芯片的静电放电保护电路技术领域，特别涉及一种MOS结构的ESD保护器件，包括：栅极(2)、衬底、衬底极(4)，梳齿状的源极(3)和漏极(1)，所述栅极(2)、源极(3)和漏极(1)均设置于所述衬底上表面，所述源极(3)和漏极(1)相配合，所述栅极(2)呈锯齿状，且设置于所述源极(3)和漏极(1)之间。本发明专利技术通过设置锯齿状的栅极，使得整个器件相当于一个宽度很长的MOS管，提高了泄放能力。
【技术实现步骤摘要】
本专利技术涉及半导体集成芯片的静电放电(Electrostatic Discharge，ESD)保护电路
，特别涉及一种MOS结构的ESD保护器件。
技术介绍
在集成电路IC芯片的制造工艺和最终的系统应用中，都会出现不同程度的静电放电的事件。静电放电是在集成电路处于浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时IOOns 200ns。此外，在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中的输入级的栅氧化层。随着集成电路中的MOS 管的尺寸越来越小，栅氧化层的厚度越来越薄，在0. 13um工艺时仅有2.6nm。在这种趋势下，使用高性能的静电防护器件来泄放静电电荷以保护栅极氧化层不受损害是十分必需的。为了达成保护芯片抵御静电袭击的目的，通常采用普通的N+P或PN 二极管 (Diode)、金属氧化物半导体场效应晶体管(Metal-Oxide-kmiconductor Field Effect Transistor，M0SFET)，或者可控硅管(Silicon Controlled Rectif ier, SCR)器件作为 ESD 保护器件。在这三种保护器件中，二极管结构简单，但单位抗ESD能力弱，且箝位电压范围小，且没有回滞(Snapkick)现象，不利于芯片保护的应用。MOS结构与集成电路工艺兼容， 具有设计简单，单位防护能力较好的特点。SCR器件的特点是设计复杂，但单位防护能力强。 在工业应用中，主要采用二极管和MOS结构。MOS结构的ESD保护器件可分为N型和P型，当使用N型MOS结构的ESD保护器件时，以栅接地N型MOS (gate-grounded N-type MOSFET, GGNM0S)结构为例，如图1所示， 漏极(Drain)I会接入集成电路的接口 7，所述集成电路的接口可以为输入或输出端(I/ 0)用来保护内部器件，或接入集成电路的电源端(VDD)来保护其电源电压的稳定以及形成ESD泄放通路，栅极(Gate)与源极(Source) 3、衬底极(Body)4短接，且连接点与接地管脚(VSS) 8相连，即通常所说的栅接地N型MOSFET结构(gate-grounded N-type MOSFET, GGNM0S)。由于在标准CMOS工艺下，GGNMOS结构的内部会生成一个横向的寄生双极结型晶体管(Bipolar Junction Transistor，BJT) 5和一个寄生电阻6。当ESD冲击发生时， GGNMOS主要是利用横向寄生的NPN型BJT管作为ESD电流泄放路径，这时BJT管的集电极基极(CB)结反偏，收集结电压(Vcb)增大至触发电压(Vtl)时，CB结被雪崩击穿，产生大量的电子空穴对，空穴流入衬底形成衬底电流(Isub)，被VSS吸收，造成衬底寄生电阻上产生电压降，使得BJT管的集电极发射极(BE)结正偏并大于正向导通电压(V。n)，BJT管开启，形成发射极电流(Ie)，Ie代替^^来维持雪崩倍增过程，从而使器件两端电压(VA。)开始减小， BJT管出现外加电压减小，电流增大的负阻过程，即回滞特性，，如图2所示，当\c降至维持雪崩倍增所需的最小维持电压(\)后，停止减小，出现电压基本维持不变，电流迅速上升的低阻过程，直至电流过大导致BJT管热击穿烧毁。另外，现有技术中还有一种在绝缘衬底上的硅技术(Silicon-0N4nsulator，S0I)技术的应用，如图3，其结构与现有GGNMOS结构的ESD保护器件的结构基本相同，仅仅在两侧增加了绝缘层(STI) 11，底部增加了掩埋氧化层10。在N型MOS结构选用栅接地的连接方式时，由于需要泄放的ESD电流很大，因此N 型MOS结构需要设计的宽度很大，以保证能通过足够的泄放电流。而由于版图的局限和电流均勻性的要求，常常把N型MOS结构设计成多指(multi-finger)结构，相当于多个N型 MOS结构的指条并联。图4是现有的N型MOS结构的ESD保护器件4指结构的结构版图； 现有MOS结构用作ESD保护器件时具有以下局限根据墨菲定律(Murphy’ s Law)，多指结构的MOS通常会出现部分指条先于其他指条开启，由于多指结构的源、漏以及沟道区彼此不连接，电荷无法导通，较早开启的指条的泄放电流会越来越大，而其他指条却不能开启来帮助提高整体的泄放能力。因此较早开启的指条有可能提前发生热击穿烧毁，从而导致整个器件在没有全部开启时就失效了，大大降低MOS结构的ESD保护器件的ESD防护能力。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是如何提供一种的高防护能力的MOS结构的ESD保护器件，提高泄放能力。( 二 )技术方案为解决上述技术问题，本专利技术提供了一种MOS结构的ESD保护器件，所述ESD保护器件包括栅极、衬底、衬底极、梳齿状的源极和漏极，所述栅极、源极和漏极均设置于所述衬底上表面，所述源极和漏极相配合，所述栅极呈锯齿状，且设置于所述源极和漏极之间。优选地，所述ESD保护器件分为P型和N型。优选地，所述ESD保护器件为多指结构。优选地，所述ESD保护器件为M指结构，M大于零且为偶数。(三)有益效果本专利技术通过设置锯齿状的栅极，使得整个器件相当于一个宽度很长的MOS管，提高了泄放能力。附图说明图1是现有N型MOS结构的ESD保护器件选用栅接地的连接方式时的结构示意图；图2是现有N型MOS结构的ESD保护器件的原理图；图3是现有应用SOI技术的N型MOS结构的ESD保护器件选用栅接地的连接方式时的结构示意图；图4是现有的N型MOS结构的ESD保护器件4指结构的结构版图；图5是按照本专利技术一种实施方式的N型MOS结构的ESD保护器件4指结构的结构版图；图6是8指结构，每指宽度为20um时，现有ESD保护器件与本实施方式的ESD保护器件的性能比较图；图7是8指结构，每指宽度为30um时，现有ESD保护器件与本实施方式的ESD保护器件的性能比较图；图8是16指结构，每指宽度为30um时，现有ESD保护器件与本实施方式的ESD保护器件的性能比较图。其中，1 漏极；2 栅极；3 源极；4 衬底极；5 寄生双极结型晶体管；6 寄生电阻；7 接口 ；8 接地管脚；9 =P型衬底；10 掩埋氧化层；11 绝缘层；12 金属互连通孔； 13:N+掺杂区(图4和图5中最内层的虚线框之内的区域)；14 :P+掺杂区(图4和图5中最外层的虚线框和中间的虚线框之间的区域)。具体实施例方式下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。本专利技术的MOS结构的ESD保护器件可分为P型和N型，下面以N型MOS结构来说明本专利技术，图5是按照本专利技术一种实施方式的N型MOS结构的ESD保护器件4指结构的结构版图，包括栅极2、P型衬底9、衬底极4、梳齿状的源极3和漏极1，所述栅极2、源极3和漏极1均设置于所述衬底4上表面，所述源极3和漏极1相配合，即梳齿状的源极3和漏极1 的梳齿间隔排列。所述栅极2呈锯齿状，且设置于所述源极3和漏极1之间，所述N型MOS 结构的ESD保护器件可以为多指结构，优选地，所述ESD保护器件为M指结构，M大于零且为偶数(M本文档来自技高网...
【技术保护点】
１．一种ＭＯＳ结构的ＥＳＤ保护器件，其特征在于，所述ＥＳＤ保护器件包括：栅极（２）、衬底（９）、衬底极（４）、梳齿状的源极（３）和漏极（１），所述栅极（２）、源极（３）和漏极（１）均设置于所述衬底（４）上表面，所述源极（３）和漏极（１）相配合，所述栅极（２）呈锯齿状，且设置于所述源极（３）和漏极（１）之间。
【技术特征摘要】
【专利技术属性】
技术研发人员：张鹏，王源，贾嵩，张钢刚，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：11
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