静电放电防护装置制造方法及图纸

本发明专利技术公开了一种静电放电防护装置，包括，一P型井区、一第一N型掺杂区、一第一P型掺杂区、一第二P型掺杂区以及一第二N型掺杂区。第一N型掺杂区形成在P型井区之中。第一P型掺杂区形成在第一N型掺杂区之中。第二P型掺杂区具有一第一部分以及一第二部分。第二P型掺杂区的第一部分形成于第一N型掺杂区之中。第二P型掺杂区的第二部分形成于第一N型掺杂区的外侧。第二N型掺杂区形成于第一部分之中。第一P型掺杂区、第一N型掺杂区、第二P型掺杂区以及第二N型掺杂区构成一绝缘栅双载子晶体管。通过本发明专利技术实施例的静电放电防护装置，可以降低或避免漏电流现象。

【技术实现步骤摘要】

本专利技术涉及一种防护装置，尤其涉及一种应用于高操作电压的静电放电 (Electrostatic Discharge ；ESD)防护装置0
技术介绍
静电放电(Electrostatic Discharge)所造成的元件损害对集成电路产品来说已经成为最主要的可靠度问题之一。尤其是随着尺寸不断地缩小至深次微米的程度，金属氧化物半导体的栅极氧化层也越来越薄，集成电路更容易因静电放电现象而遭受破坏。为了避免静电放电现象破坏集成电路，一般的解决方式是设置一静电放电防护装置在集成电路之中。不同的静电放电防护装置，具有不同的持有电压(holding voltage ；Vh)以及触发电压(trigger voltage ；Vtl)。一般而言，持有电压(Vh)最好大于操作电压(VDD)，以避免因突波干扰而发生闩锁(latch up)现象。在低压(low voltage)元件操作系统中，元件的持有电压(Vh)通常会比操作电压(VDD)高，故可使用一般的静电放电防护装置。然而，在高压(high voltage)元件的操作系统中，持有电压(Vh)通常小于操作电压(VDD)，因此，很有可能会发生闩锁(la本文档来自技高网...

【技术保护点】
子晶体管。一第二部分，所述第一部分形成于所述第一Ｎ型掺杂区之中，所述第二部分形成于所述第一Ｎ型掺杂区的外侧；以及一第二Ｎ型掺杂区，形成于所述第一部分之中，所述第一Ｐ型掺杂区、所述第一Ｎ型掺杂区、所述第二Ｐ型掺杂区以及所述第二Ｎ型掺杂区构成一绝缘栅双载１．一种静电放电防护装置，其特征在于，所述静电放电防护装置耦接于一第一电源线与第二电源线之间，并包括：一Ｐ型井区；一第一Ｎ型掺杂区，形成在所述Ｐ型井区之中；一第一Ｐ型掺杂区，形成在所述第一Ｎ型掺杂区之中；一第二Ｐ型掺杂区，具有一第一部分以及

【技术特征摘要】

【专利技术属性】
技术研发人员：周业宁，洪嘉伟，张淑铃，邱华琦，黄晔仁，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：71