本发明专利技术涉及一种调节SOI-NMOS器件背栅阈值电压的方法。所述方法包括提高背栅阈值电压和降低背栅阈值电压；提高背栅阈值电压具体包括：将SOI-NMOS器件的栅极、漏极、源极均接地电位，将SOI-NMOS器件的背栅极接绝对值大于80V的正直流电压，并持续10秒以上的时间；降低背栅阈值电压具体包括：将SOI-NMOS器件的栅极、漏极、源极均接地电位，将SOI-NMOS器件的背栅极接绝对值大于80V的负直流电压，并持续10秒以上的时间。本发明专利技术调节了SOI-NMOS器件的背栅沟道开启的阈值电压，能够实现SOI-NMOS器件背栅阈值电压的增加和关态漏电流的减小。
【技术实现步骤摘要】
本专利技术涉及SOI CMOS半导体集成电路
，具体涉及一种调节SOI-NMOS器件背栅阈值电压的方法。
技术介绍
SOI (Silicon-On-Insulator)技术是指在一层绝缘层(BOX)上的硅膜上制作器件和电路，它与普通的直接在半导体衬底上制造器件和电路的体硅技术的不同是器件之间实现了完全的介质隔离，所以SOI-CMOS集成电路从本质上避免了体硅CMOS电路的闩锁效应； 另外，SOI器件的短沟道效应较小，能自然形成浅结，泄露电流较小，具有优良的亚阈值特性。无闩锁、高速度、低电源电压、低功耗、抗辐照和耐高温特色的SOI-CMOS集成电路在国民经济各个部门具有非常广泛的应用前景。但是，也正是由于BOX层的缘故，使得MOSFET有了背栅的存在，背栅，背界面和背衬底都会对硅膜上的MOSFET有极大的影响。其中背栅的阈值电压是一个及其重要的电学参数，需要准确地测量和控制。背栅的存在会使BOX层之上的体区形成一个背栅沟道，如果背栅阈值电压过低， 则会在较低背栅偏压情况下出现背栅沟道的开启，形成器件的关态漏电流，增加器件的静态功耗、影响器件的性能。另外在抗辐照器件中，辐照会在BOX层和体区的Si/Si02界面处产生陷阱电荷，这些陷阱电荷会诱导背栅沟道的提前开启，从而降低了背栅阈值电压，也进而导致背栅漏电流的增大，因此，背栅阈值电压也是器件抗辐照性能的一个重要指标，必须给予重视和关注。在SOI CMOS集成电路的制造工艺中，目前主要使用的工艺手段是通过对背栅沟道进行高掺杂来提高背栅阈值电压，从而提高NMOS晶体管对辐照导致阈值电压变化的承受能力。通过背栅沟道的掺杂来提高背栅阈值电压，首先不能精确控制阈值电压提升的范围，因为掺杂浓度不能精确控制；另外，这会增加工艺的复杂程度，增加制造的成本， 而且掺杂工艺(比如离子注入)会造成器件的损伤，产生其他的效应。
技术实现思路
本专利技术的目的在于提供一种调节S0I-NM0S器件背栅阈值电压的方法，以提升器件的背栅性能和抗辐照的能力。为了达到上述目的，本专利技术采用的技术方案为—种调节S0I-NM0S器件背栅阈值电压的方法，包括提高背栅阈值电压和降低背栅阈值电压；所述提高背栅阈值电压具体包括将S0I-NM0S器件的栅极、漏极、源极均接地电位，将S0I-NM0S器件的背栅极接绝对值大于80V的正直流电压，并持续10秒以上的时间；所述降低背栅阈值电压具体包括将S0I-NM0S器件的栅极、漏极、源极均接地电位，将S0I-NM0S器件的背栅极接绝对值大于80V的负直流电压，并持续10秒以上的时间。上述方案中，所述方法还包括在提高背栅阈值电压或降低背栅阈值电压前后测试3SOI-NMOS器件的背栅阈值电压，所述测试SOI-NMOS器件的背栅阈值电压具体包括将源极、栅极接地电位，将漏极接电源电位，将背栅极接变化的扫描电压信号，同时测量漏极输出的电流信号；当漏极输出的电流信号达到IX KT6A数量级以上，此时对应的背栅扫描电压即认为是背栅阈值电压。与现有技术方案相比，本专利技术采用的技术方案产生的有益效果如下本专利技术提供的方法，测试了 SOI-NMOS器件的背栅阈值电压，调节了 SOI-NMOS器件的背栅沟道开启的阈值电压，能够实现SOI-NMOS器件背栅阈值电压的增加和关态漏电流的减小。附图说明图1为现有技术中SOI-NMOS器件的结构示意图；图2为现有技术中体硅MOS器件阈值电压测试方法示意图；图3为本专利技术中SOI-NMOS器件背栅阈值电压测试方法示意图；图4为本专利技术中提高SOI-NMOS器件背栅阈值电压方法示意图；图5为本专利技术中降低SOI-NMOS器件背栅阈值电压方法示意图；图6为本专利技术实施例中宽长比为5 μ m/0. 5 μ m的SOI-NMOS器件背栅的I-V特性曲线对比；图7为本专利技术实施例中宽长比为10 μ m/0. 5 μ m的SOI-NMOS器件背栅的I-V特性曲线对比；图8为LOCOS隔离的SOI-NMOS器件平行于源、漏端得横切面示意图。 具体实施例方式下面结合附图和实施例对本专利技术技术方案进行详细描述。如图1所示，图1为可用于本专利技术的SOI-NMOS器件。SOI硅片包含顶层硅膜(1)， 绝缘的氧化层⑵和硅衬底(3)，在顶层硅膜(1)上制备SOI-NMOS器件。SOI材料为商用常规的氧离子注入隔离(SIMOX)片，也可以采用其他热键合和智能剥离(Smart-Cut)片。正常工作的SOI-NMOS器件，栅极和漏极接电源电位(Vdd)，源极和背栅极接地电位(Vss)。现有技术中的体硅NMOS器件，一般只有三端，即栅极、源极和漏极，且只关注栅极的阈值电压。一般器件阈值电压的测试方法是源极接地电位，漏极接电源电位，栅极接输入变化的电压信号、测量漏极输出电流信号，如图2所示。在测试SOI-NMOS器件时，除了以上是端口会影响器件的电学参数外，背面衬底的状态也会影响器件的性能。一个SOI-NMOS器件的背栅极可以设为地电位(Vss)、电源电位 (Vdd)和浮空，不同的背栅连接器件的工作状况完全不同。本专利技术实施例提供一种调节SOI-NMOS器件背栅阈值电压的方法，包括提高背栅阈值电压和背栅阈值电压提高之后再降低。在提高背栅阈值电压和降低背栅阈值电压之前，先对SOI-NMOS器件背栅阈值电压进行测试，测试的方法是将SOI-NMOS器件的源极、栅极接地电位(Vss)，漏极接电源电位(Vdd)，背栅极接输入变化的电压信号，测量漏极输出的电流信号，如图3所示。下面通过具体实施例进一步描述使用吉时利4200半导体测试仪，对宽长比分别为5 μ m/0. 5 μ m和10 μ m/0. 5 μ m的两种结构的器件的背栅阈值电压进行了测试。测试条件为栅极和源极接地电位(Vss = 0V)漏极接电源电位(Vdd = 5V)，在背栅上施加0-50V 间隔为IV的扫描偏置电压，同时测试漏极电流IDS。当IDS达到1 X IO-6A数量级时，器件源极和漏极之间的沟道导通，此时对应的背栅扫描电压即认为是背栅阈值电压。本实施例中，测得的5 μ m/0. 5 μ m和10 μ m/0. 5 μ m的两种结构的SOI-NMOS器件的背栅阈值电压如表1所示。表 权利要求1.一种调节SOI-NMOS器件背栅阈值电压的方法，其特征在于，包括提高背栅阈值电压和降低背栅阈值电压；所述提高背栅阈值电压具体包括将SOI-NMOS器件的栅极、漏极、源极均接地电位，将 SOI-NMOS器件的背栅极接绝对值大于80V的正直流电压，并持续10秒以上的时间；所述降低背栅阈值电压具体包括将SOI-NMOS器件的栅极、漏极、源极均接地电位，将 SOI-NMOS器件的背栅极接绝对值大于80V的负直流电压，并持续10秒以上的时间。2.如权利要求1所述的调节SOI-NMOS器件背栅阈值电压的方法，其特征在于，所述方法还包括在提高背栅阈值电压或降低背栅阈值电压前后测试SOI-NMOS器件的背栅阈值电压，所述测试SOI-NMOS器件的背栅阈值电压具体包括将源极、栅极接地电位，将漏极接电源电位，将背栅极接变化的扫描电压信号，同时测量漏极输出的电流信号；当漏极输出的电流信号达到IXlO-6A数量级以上，此时对应的背栅扫描电压即认为是背栅阈值电压。全文本文档来自技高网...
【技术保护点】
１．一种调节ＳＯＩ－ＮＭＯＳ器件背栅阈值电压的方法，其特征在于，包括提高背栅阈值电压和降低背栅阈值电压；所述提高背栅阈值电压具体包括：将ＳＯＩ－ＮＭＯＳ器件的栅极、漏极、源极均接地电位，将ＳＯＩ－ＮＭＯＳ器件的背栅极接绝对值大于８０Ｖ的正直流电压，并持续１０秒以上的时间；所述降低背栅阈值电压具体包括：将ＳＯＩ－ＮＭＯＳ器件的栅极、漏极、源极均接地电位，将ＳＯＩ－ＮＭＯＳ器件的背栅极接绝对值大于８０Ｖ的负直流电压，并持续１０秒以上的时间。
【技术特征摘要】
【专利技术属性】
技术研发人员：梅博，毕津顺，韩郑生，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11
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