半导体器件及其形成方法技术

一种制造半导体器件的方法，所述方法采用先去除伪堆叠以形成开口；而后从所述开口对衬底进行蚀刻而形成沟槽；再利用外延生长工艺在所述沟槽中生成外延层，以形成掺杂阱；最后，在开口中形成栅极介质层和金属栅极。通过本发明专利技术能够避免传统利用离子注入和退火形成的掺杂阱陡峭度降低，并且掺杂剂不当地引入源极区和漏极区的问题，从而提高器件性能。

【技术实现步骤摘要】

本专利技术通常涉及一种。更具体而言，涉及一种利用原位掺杂工艺形成掺杂阱的。
技术介绍
随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。相应地，为了提高MOSFET (金属氧化物半导体场效应晶体管)器件的性能需要进一步减少 MOSFET器件的栅长。然而随着栅长持续减小，减少到接近源极和漏极的耗尽层的宽度，例如小于40nm时，将会产生较严重的短通道效应(short channel effect或简写为SCE)，从而不利地降低器件的性能，给大规模集成电路的生产造成困难。如何降低短通道效应以及有效地控制短通道效应，已经成为集成电路大规模生产中的一个很关键的问题。在Thompson S 等人的文章中“M0S Scaling =Transistor Challenges for the 2IstCentury", Intel Technology Journal Q3—98，第1_19页，描述了倒掺杂阱能够降低短通道效应。由于在衬底中形成倒掺杂阱通常会将掺杂剂不当地引入源极区和漏极区，倒掺杂阱分布与源/漏极区的掺杂重叠，引起MOSFET器件中的带-带泄漏电流和源-漏结电容增加，从而导致器件性能的下降。因此，为了改进高性能半导体器件的制造，需要一种以避免在衬底中形成离子注入区时，特别是在形成掺杂阱区时对源漏区域引入不当掺杂。
技术实现思路
为了解决上述技术问题，本专利技术提出了一种制造半导体器件的方法，所述方法包括a)提供衬底；b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的伪栅堆叠、在所述伪栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的层间介电层；c)去除所述伪栅堆叠以形成开口 ；d)从所述开口对衬底进行蚀刻，以在衬底中形成沟槽；e)在所述沟槽中生成外延层，以形成掺杂阱；以及f)在所述开口中形成栅极介质层和金属栅极。根据本专利技术的另一个方面还提供一种半导体器件，包括衬底、位于衬底上的源极区、漏极区、位于衬底上且在所述源极区和所述漏极区之间的栅堆叠、位于栅堆叠侧壁的侧墙和覆盖所述源极区和漏极区的层间介电层、以及形成在栅堆叠下方的衬底中的外延层， 其中所述栅堆叠包括覆盖所述侧墙内壁和所述外延层的栅极介质层和金属栅极。所述外延层用来形成掺杂阱。本专利技术利用去除伪栅极和伪栅极介质层形成的开口，对衬底进行蚀刻得到一定深度的沟槽，并结合外延生长工艺在沟槽中生成外延层而得到原位(in-situ)掺杂阱，其中掺杂阱位于伪栅极正下方的衬底中。本专利技术通过形成开口后利用外延生长方式来原位形成掺杂阱，避免了将掺杂剂不当引入到源极区和漏极区的问题。同时，原位形成掺杂阱能更好地控制掺杂剂分布的陡峭度。此外，与扩散掺杂和离子注入掺杂相比，原位形成掺杂阱不需要高温退火激活过程，避免了离子扩散的发生，以及离子扩散进而导致的陡峭度劣化，提高了器件的性能。因此，本专利技术所形成的半导体器件可以避免形成掺杂阱时将掺杂剂不当引入到源极区和漏极区，同时还能够避免所形成掺杂阱的陡峭度降低，从而提高器件的性能。附图说明图1示出了根据本专利技术实施例的半导体器件的制造方法的流程图；图2-11示出了根据本专利技术实施例的半导体器件各个制造阶段的示意图。具体实施例方式本专利技术通常涉及一种半导体器件的制造方法，尤其涉及一种利用原位掺杂工艺形成掺杂阱的。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。 当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例， 也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。参考图1，图1示出了根据本专利技术的实施例的半导体器件的制造方法的流程图。在步骤101，首先提供半导体衬底202，参考图2。在本实施例中，衬底202包括具有晶体结构的硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底202可以包括各种掺杂配置。其他例子的衬底202还可以包括其他基本半导体，例如锗和金刚石。或者，衬底202可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。 此外，衬底202可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。在步骤102中，在衬底202上形成源极区204、漏极区206、设置在所述衬底上位于所述源极区204和所述漏极区206之间的栅堆叠，如图2所示，栅堆叠包括伪栅极介质层 212和伪栅极208。另外，在栅堆叠的侧壁形成有侧墙214。伪栅极介质层212可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅。伪栅极 208为牺牲层。伪栅极208可以例如为多晶硅。在一个实施例中，伪栅极208包括非晶硅。 伪栅极介质层212和伪栅极208可以由MOS技术工艺，例如沉积、光刻、蚀刻及/或其他合适的方法形成。源/漏极区204、206可以通过根据期望的晶体管结构，注入ρ型或η型掺杂物或杂质到衬底202中而形成。源/漏极区204、206可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。源极和漏极204、206可以后于伪栅极介质层212形成，利用通常的半导体加工工艺和步骤，对所述器件进行热退火，以激活源极和漏极204、206中的掺杂，热退火可以采用包括快速热退火、尖峰退火等本领域技术人员所知晓的工艺进行。侧墙214覆盖栅堆叠形成，侧墙214可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料或其组合，和/或其他合适的材料形成。侧墙214可以具有多层结构。侧墙214可以通过包括沉积合适的电介质材料的方法形成。侧墙214有一段覆盖在栅堆叠上，这结构可以用本领域技术人员所知晓的工艺得到。在其它实施例中，侧墙 214也可以没有覆盖在栅堆叠上。如图3所示，特别地，还可以在上述衬底上沉积形成层间介电层(ILD)216，可以是但不限于例如未掺杂的氧化硅(Si02)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。所述层间介电层216可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、 原子层沉积(ALD)及/或其他合适的工艺等方法形成。层间介电层216可以具有多层结构。 在一个实施例中，层间介电层216的厚度范围为大约30到90纳米。而后，对层间介质层216和侧墙214平坦化处理以暴露伪栅极208的上表面。例如可以通过化学机械抛光(CMP)方法来去除层间介质层216，直至暴露侧墙214的上表面， 如图4所示。接着，再对侧墙214进行化学机械抛光或反应离子刻蚀，从而去除侧墙214的上表面，从而暴露伪栅极208，如图5所示。接着方法进行到步骤103，在该步骤中，栅堆叠包括的伪栅极208和伪栅极介质层本文档来自技高网...

【技术保护点】
１．一种制造半导体器件的方法，所述方法包括：ａ）提供衬底；ｂ）在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的伪栅堆叠、在所述伪栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的层间介电层；ｃ）去除所述伪栅堆叠以形成开口；ｄ）从所述开口对衬底进行蚀刻，以在衬底中形成沟槽；ｅ）在所述沟槽中生成外延层，以形成掺杂阱；以及ｆ）在所述开口中形成栅极介质层和金属栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11