【技术实现步骤摘要】
本专利技术涉及一种在具备有非晶碳膜的基板上形成图案形状作为掩模层的。
技术介绍
公知一种在硅基材上层叠了含有氧化膜、有机膜的下层抗蚀剂膜、防止反射膜 (BARC膜)等而得到的半导体设备用的晶片。在此，下层抗蚀剂膜作为对氧化膜进行蚀刻时的掩模层而发挥功能。近年来，在半导体设备的小型化中，为了更微细地形成晶片表面上的电路图案，应用孔与孔之间较窄的窄间距结构。为了形成这样的窄间距结构的电路图案，在半导体设备的制造过程中，缩小含有有机膜的下层抗蚀剂膜(以下称为“掩模层”)中的图案的最小尺寸，并且需要将较小尺寸的开口部(孔)正确地转印到作为处理对象膜的氧化膜。在将具备了作为这样的掩模层而发挥功能的非晶碳膜(以下称为“ACL膜”)的晶片作为处理对象的中，近年来，提出了一种技术即以较高蚀刻率且较高选择比对ACL膜进行蚀刻(例如参照专利文献1)。专利文献1 日本特开2007-180358号公报
技术实现思路
专利技术要解决的问题然而，在上述以往技术中，没有对防止产生掩模层中的孔截面的一部分扩大而成的弓形采取任何应对措施，作为掩模层的ACL膜的孔形状形成弓形形状，由此ACL膜的残膜量...
【技术保护点】
１．一种基板处理方法，将在处理对象层上层叠有掩模层和中间层的基板收容到处理空间内，在该处理空间内产生处理气体的等离子体，利用该等离子体对上述基板实施蚀刻处理，通过上述中间层和上述掩模层在上述处理对象层上形成图案形状，该基板处理方法的特征在于，具有掩模层蚀刻步骤，在该掩模层蚀刻步骤中将上述处理空间内的压力设为７ｍＴｏｒｒ以下、即９．３１×１０－１Ｐａ以下，将上述基板的温度设为０℃以下，来对上述掩模层进行蚀刻。
【技术特征摘要】
2010.03.26 JP 2010-0726641.一种基板处理方法，将在处理对象层上层叠有掩模层和中间层的基板收容到处理空间内，在该处理空间内产生处理气体的等离子体，利用该等离子体对上述基板实施蚀刻处理，通过上述中间层和上述掩模层在上述处理对象层上形成图案形状，该基板处理方法的特征在于，具有掩模层蚀刻步骤，在该掩模层蚀刻步骤中将上述处理空间内的压力设为7mT0rr 以下、即9. SlXlO-1Pa以下，将上述基板的温度设为0°C以下，来对上述掩模层进行蚀刻。2.根据权利要求1所述的基板处理方法，其特征在于， 将用于产生上述等离子体的激发功率设为450W 800W。3.根据权利要求1或者2所述的基板处理方法，其特征在于， 上述处理空间内的压力为5mTorr以下、即6. 65X 10 以下。4.根据权利要求1所述的基板处理方法，其特征在于， 上述基板的温度为-10°C -20°C。5.根据权利要求2所述的基板处理方法，其特征在于， 上述激发功率为450W 550W。6.根据权利要求2所述的基板处理方法，其特征在于， 将上述等离子体引入到上述基板的偏压功率为0W。7.根据权利要求1所述的基板处理方法，其特征在于， 上述掩模层为非晶碳膜。8.根据权利要求1所述的基板处理方法，其特征在于， 上述处理气体为包含氧气和COS气体的混合气体。9.根据权利要求8所述的基板处理方法，其特征在于，上述COS气体相对于上述混合气体的比例为4. 8 9. 1体积百分比。10.一种基板处理方法，将在处理对象层上层叠有掩模层和中间层的基板收容到处理空间内，该处理空间形成于上部电极与下部电极之间，在该处理空间内产生处理气体的等离子体，利用该等离子体对上述基板实施蚀刻处理，通过上述中间层和上述掩模层在上述处理对象层上形成图案形状，该基板处理方法的特征在于，具有以下步骤第一步骤，将上述处理空间内的压力设为7mTorr以下、即9. 31 X IO^1Pa以下，将用于产生上述等离子体的激发功率设为450W 800W，并且对上述上部电极施加-150 _600v的直流电压，来对上述掩模层进行蚀刻；以及第二步骤，将上述处理空间内的压力设为7mTorr以下、即9. 31 X IO^1Pa以下，将上述激发功率设为450W 800W，并且将对上述上部电极施加的直流电压设为0V，来对上述掩模层进行蚀刻。11.根据权利要求10所述的基板处理方法...
【专利技术属性】
技术研发人员：中川显，冈崎雄介，早川欣延，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：JP
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