半导体装置和显示装置制造方法及图纸

本发明专利技术名称为半导体装置和显示装置。本发明专利技术的目的就是提供一种具有不容易退化的电路的半导体装置。本发明专利技术的一个方式是一种半导体装置，包括：第一晶体管；第二晶体管；第一开关；第二开关；以及第三开关，其中所述第一晶体管的第一端子连接于第一布线，其第二端子连接于第二布线，所述第二晶体管的栅极及第一端子连接于所述第一布线，其第二端子连接于所述第一晶体管的栅极，所述第一开关连接于所述第二布线和第三布线之间，所述第二开关连接于所述第二布线和所述第三布线之间，并且所述第三开关连接于第一晶体管的栅极和所述第三布线之间。

【技术实现步骤摘要】

本专利技术涉及半导体装置及其驱动方法。
技术介绍
近年来，随着例如液晶电视等的大显示装置的增加，对显示装置的研究开发日 益火热。特别是，由于使用由非单晶半导体构成的晶体管在与像素部相同的衬底上构成 栅极驱动器等的驱动电路的技术极有利于制造成本的减少或可靠性的提高，因此对其的 研究开发日益火热。但是，使用非单晶半导体的晶体管退化。结果，发生迁移率的降低或阈值电压 的上升(减小)等。尤其是在栅极驱动器中，具有将负电压(也称为L电平的电位)供 给给栅极信号线的功能的晶体管(也称为下拉晶体管)显著呈现上述退化。这是因为在 未选择栅极信号线时下拉晶体管导通而将负电压供给给栅极信号线的缘故。就是说，这 是因为如下缘故由于未选择栅极信号线，所以在一帧期间下拉晶体管大多导通。在专利文献1中已公开能够抑制下拉晶体管的退化的栅极驱动器，以解决上述 问题。在专利文献1中，在栅极驱动器的各级中设置有能够输出脉冲的电路(例如，专 利文献1的图7所示的保持控制部350)，以抑制下拉晶体管的退化。另外，使用该电路 的输出信号控制下拉晶体管的导通状态。该电路与时钟信号等同步地输出脉冲。因此， 因为可以使下拉晶体管导通的时间缩短，所以可以抑制下拉晶体管的退化。但是，上述 能够输出脉冲的电路包括在一帧期间大多导通的晶体管Q32。由此，晶体管Q32退化。专利文献1日本专利申请公开第2005-50502号公报
技术实现思路
作为本专利技术的一个方式，在具有第一及第二晶体管、第一至第三开关的半导体 装置中，抑制第一及第二晶体管、第一至第三开关的退化。或者，在具有第一至第五晶 体管的半导体装置中，抑制第一至第五晶体管的退化。或者，半导体装置除了上述以外 还具有第六晶体管，而抑制第一至第六晶体管的退化。或者，半导体装置除了上述以外 还具有第七晶体管，而抑制第一至第七晶体管的退化。本专利技术的一个方式是一种半导体装置，包括第一晶体管；第二晶体管；第一 开关；第二开关；以及第三开关，其中第一晶体管的第一端子连接于第一布线，其第二 端子连接于第二布线，第二晶体管的栅极及第一端子连接于第一布线，其第二端子连接 于第一晶体管的栅极，第一开关连接于第二布线和第三布线之间，第二开关连接于第二 布线和第三布线之间，并且第三开关连接于第一晶体管的栅极和第三布线之间。在上述方式中，也可以具有第一期间和第二期间，在第一期间，第一开关、第 二开关和第三开关截止，并且第一布线的电位成为H电平，而在第二期间，第一开关截 止，第二开关和第三开关导通，并且第一布线的电位成为L电平。本专利技术的一个方式是一种半导体装置，包括第一晶体管；第二晶体管；第三晶体管；第四晶体管；以及第五晶体管，其中第一晶体管的第一端子连接于第一布线， 其第二端子连接于第二布线，第二晶体管的栅极及第一端子连接于第一布线，其第二端 子连接于第一晶体管的栅极，第三晶体管的栅极连接于第四布线，其第一端子连接于第 三布线，其第二端子连接于第二布线，第四晶体管的栅极连接于第五布线，其第一端 子连接于第三布线，其第二端子连接于第二布线，并且第五晶体管的栅极连接于第五布 线，其第一端子连接于第三布线，其第二端子连接于第一晶体管的栅极。在上述方式中，也可以采用如下结构第五晶体管的沟道宽度大于第二晶体管 的沟道宽度，并且第二晶体管的沟道宽度大于第一晶体管的沟道宽度。在上述方式中，也可以具有第六晶体管，该第六晶体管的栅极连接于第二布 线，其第一端子连接于第三布线，其第二端子连接于第六布线。在上述方式中，也可以具有期间A和期间B;在期间A，第一布线的电位成为 H电平，第五布线的电位和第四布线的电位成为L电平，第一晶体管、第二晶体管和第 六晶体管导通，第三晶体管、第四晶体管和第五晶体管截止，并且第六布线的电位成为L 电平；在期间B，第一布线的电位成为L电平，第五布线的电位成为H电平，第四布线 的电位成为L电平，第一晶体管、第二晶体管、第三晶体管和第六晶体管截止，第四晶 体管和第五晶体管导通，并且第六布线的电位成为L电平。在上述方式中，也可以具有第七晶体管，该第七晶体管的栅极连接于第四布 线，其第一端子连接于第一布线，其第二端子连接于第六布线。在上述方式中，也可以具有期间A、期间B、期间C、期间D和期间E;在期间 A，第一布线的电位成为H电平，第五布线的电位和第四布线的电位成为L电平，第一晶 体管、第二晶体管和第六晶体管导通，第三晶体管、第四晶体管、第五晶体管和第七晶 体管截止，并且第六布线的电位成为L电平；在期间B，第一布线的电位成为L电平，第 五布线的电位成为H电平，第四布线的电位成为L电平，第一晶体管、第二晶体管、第 三晶体管和第六晶体管截止，第四晶体管和第五晶体管导通，并且第六布线的电位成为L 电平；在期间C，第一布线的电位成为L电平，第五布线的电位和第四布线的电位成为H 电平，第一晶体管、第二晶体管和第六晶体管截止，第三晶体管、第四晶体管、第五晶 体管和第七晶体管导通，并且第六布线的电位成为L电平；在期间D，第一布线的电位 成为H电平，第五布线的电位成为L电平，第四布线的电位成为H电平，第一晶体管、 第二晶体管、第三晶体管和第七晶体管导通，第四晶体管、第五晶体管和第六晶体管截 止，并且第六布线的电位成为L电平；在期间E，第一布线的电位成为L电平，第五布线 的电位成为H电平，第四布线的电位成为L电平，第一晶体管、第二晶体管、第三晶体 管、第六晶体管和第七晶体管截止，第四晶体管和第五晶体管导通，并且第六布线的电 位成为L电平。在上述本专利技术的各方式中，作为开关，可以使用各种方式。作为开关，可以使 用电开关或机械开关等。换言之，开关只要可以控制电流就不局限于特定的开关。作为 电开关，有晶体管(例如，双极晶体管或MOS晶体管等)、二极管(例如，PN 二极管、 PIN 二极管、肖特基二极管、MIM (Metal Insulator Metal 金属-绝缘体-金属)二极管、 MIS (Metal Insulator Semiconductor 金属-绝缘体-半导体)二极管、被进行了二极管连 接的晶体管等)或组合它们的逻辑电路等。作为机械开关，有像数字微镜装置(DMD)那样的利用MEMS (微电子机械系统)技术的开关。该开关具有以机械方式可动的电极， 并且通过使该电极活动来控制导通和非导通而进行工作。另外，在将晶体管用作开关的情况下，由于该晶体管仅作为开关工作，因此对 晶体管的极性(导电型)没有特别限制。然而，在想要抑制截止电流时，优选使用具有 更小截止电流的极性的晶体管。作为截止电流较小的晶体管，有具有LDD区的晶体管或 具有多栅极结构的晶体管等。另外，在上述本专利技术的各方式中，当用作开关的晶体管的源极的电位以与低电 位侧电源(Vss、GND、OV等)的电位接近的值工作时，优选采用N沟道晶体管，相反， 当该晶体管的源极的电位以与高电位侧电源(Vdd等)的电位接近的值工作时，优选采用 P沟道晶体管作为开关。这是因为如下缘故若是N沟道晶体管，则当源极以与低电位 侧电源的电位接近的值工作时可以增大栅极-源极间电压的绝对值，并且若是P沟道晶体 管，则当源极以与高电位侧电源的电位接近的值工作时可以增大栅极-源极间电压的绝 对值，因此使其作为开关更精本文档来自技高网...

【技术保护点】
一种半导体装置，包括：第一晶体管，所述第一晶体管的第一端子电连接于第一布线，所述第一晶体管的第二端子电连接于第二布线；第二晶体管，所述第二晶体管的栅极电连接于所述第一布线，所述第二晶体管的第一端子电连接于所述第一布线，并且所述第二晶体管的第二端子电连接于所述第一晶体管的栅极；第一开关，所述第二布线通过所述第一开关电连接于第三布线；第二开关，所述第二布线通过所述第二开关电连接于所述第三布线；以及第三开关，所述第一晶体管的栅极通过所述第三开关电连接于所述第三布线。

【技术特征摘要】
JP 2009-9-10 2009-2090991.一种半导体装置，包括第一晶体管，所述第一晶体管的第一端子电连接于第一布线，所述第一晶体管的第 二端子电连接于第二布线；第二晶体管，所述第二晶体管的栅极电连接于所述第一布线，所述第二晶体管的第 一端子电连接于所述第一布线，并且所述第二晶体管的第二端子电连接于所述第一晶体 管的栅极；第一开关，所述第二布线通过所述第一开关电连接于第三布线；第二开关，所述第二布线通过所述第二开关电连接于所述第三布线；以及第三开关，所述第一晶体管的栅极通过所述第三开关电连接于所述第三布线。2.根据权利要求1所述的半导体装置，其中将时钟信号输入到所述第一布线。3.根据权利要求1所述的半导体装置，其中所述第一晶体管和所述第二晶体管分别包 含氧化物半导体。4.根据权利要求1所述的半导体装置，其中所述第二晶体管的沟道宽度大于所述第一 晶体管的沟道宽度。5.根据权利要求1所述的半导体装置，其中所述第一晶体管和所述第二晶体管分别包 含非晶半导体。6.根据权利要求1所述的半导体装置，其中所述第一晶体管和所述第二晶体管分别包 含非晶硅半导体。7.—种半导体装置，包括第一晶体管，所述第一晶体管的第一端子电连接于第一布线，所述第一晶体管的第 二端子电连接于第二布线；第二晶体管，所述第二晶体管的栅极电连接于所述第一布线，所述第二晶体管的第 一端子电连接于所述第一布线，并且所述第二晶体管的第二端子电连接于所述第一晶体 管的栅极；第三晶体管，所述第三晶体管的栅极电连接于第四布线，所述第三晶体管的第一端 子电连接于第三布线，所述第三晶体管的第二端子电连接于所述第二布线；第四晶体管，所述第四晶体管的栅极电连接于第五布线，所述第四晶体管的第一端 子电连接于所述第三布线，所述第四晶体管的第二端子电连接于所述第二布线；以及第五晶体管，所述第五晶体管的栅极电连接于所述第五布线，所述第五晶体管的第 一端子电连接于所述第三布线，所述第五晶体管的第二端子电连接于所述第一晶体管的 栅极。8.根据权利要求7所述的半导体装置，其中将时钟信号输入到所述第一布线。9.根据权利要求7所述的半导体装置，其中所述第一晶体管至所述第五晶体管分别包 含氧化物半导体。10.根据权利要求7所述的半导体装置，其中所述第二晶体管的沟道宽度大于所述第 一晶体管的沟道宽度。11.根据权利要求7所述的半导体装置，其中所述第五晶体管的沟道宽度大于所述第 二晶体管的沟道宽度。12.根据权利要求7所述的半导体装置，其中所述第一晶体管至所述第五晶体管分别包含非晶半导体。13.根据权利要求7所述的半导体装置，其中所述第一晶体管至所述第五晶体管分别 包含非晶硅半导体。14.一种半导体装置，包括第一晶体管，所述第一晶体管的第一端子电连接于第一布线，所述第一晶体管的第 二端子电连接于第二布线；第二晶体管，所述第二晶体管的栅极电连接于所述第一布线，所述第二晶体管的第 一端子电连接于所述第一布线，并且所述第二晶体管的第二端子电连接于所述第一晶体 管的栅极；第三晶体管，所述第三晶体管的栅极电连接于第四布线，所述第三晶体管的第一端 子电连接于第三布线，所述第三晶体管的第二端子电连接于所述第二布线；第四晶体管，所述第四晶体管的栅极电连接于第五布线，所述第四晶体管的第一端 子电连接于所述第三布线，所述第四晶体管的第二端子电连接于所述第二布线；第五晶体管，所述第五晶体管的栅极电连接于所述第五布线，所述第五晶体管的第 一端子电连接于所述第三布线，所述第五晶体管的第二端子电连接于所述第一晶体管的 栅极；以及第六晶体管，所述第六晶体管的栅极电连接于所述第四布线，所述第六晶体管的第 一端子电连接于所述第三布线，所述第六晶体管的第二端子电连接于所述第一晶体管的 栅极。15.根据权利要求14所述的半导体装置，其中将时钟信号输入到所述第一布线。16.根据权利要求14所述的半导体装置，其中所述第一晶体管至所述第六晶体管分别 包含氧化物半导体。17.根据权利要求14所述的半导体装置，其中所述第二晶体管的沟道宽度大于所述第 一晶体管的沟道宽度。18.根据权利要求14所述的半导体装置，其中所述第五晶体管的沟道宽度大于所述第 二晶体管的沟道宽度。19.根据权利要求14所述的半导体装置，其中所述第一晶体管至所述第六晶体管分别 包含非晶半导体。20.根据权利要求14所述的半导体装置，其中所述第一晶体管至所述第六晶体管分别 包含非晶硅半导体。21.—种显示装置，包括像素部，所述像素部包括包含显示元件的像素；驱动电路，包括第一晶体管，所述第一晶体管的第一端子电连接于第一布线，所述第一晶体管的第 二端子电连接于第二布线；第二晶体管，所述第二晶体管的栅极电连接于所述第一布线，所述第二晶体管的第 一端子电连接于所述第一布线，并且所述第二晶体管的第二端子电连接于所述第一晶体 管...

【专利技术属性】
技术研发人员：木村肇，梅崎敦司，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：JP[日本]