半导体装置和显示装置制造方法及图纸

本发明专利技术提供一种半导体装置和显示装置。该半导体装置（１０）通过由剥离层剥离一部分而形成的包含ＣＭＯＳ晶体管（３）的半导体基板（１）与玻璃基板（２）相互贴合而构成。与ＮＭＯＳ晶体管（３ｎ）的沟道区域（３５ｎ）同一导电型的Ｐ型、并且比沟道区域（３５ｎ）高浓度的ｐ型高浓度杂质区域（３９ｎ），与沟道区域（３５ｎ）电连接而形成，以使得沟道区域（３５ｎ）的电位被固定。与ＰＭＯＳ晶体管（３ｐ）的沟道区域（３５ｐ）同一导电型的Ｎ型、并且比沟道区域（３５ｐ）高浓度的Ｎ型高浓度杂质区域（３９ｐ），与沟道区域（３５ｐ）电连接而形成，以使得沟道区域（３５ｐ）的电位被固定。由此，提供一种通过抑制薄膜晶体管的特性变动能够实现高性能化的半导体装置和包括该半导体装置的显示装置。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及例如将使用于有源矩阵驱动的显示装置中的薄膜晶体管(Thin Film Transistor :TFT)在玻璃基板上形成的半导体装置。
技术介绍
以往，使用在玻璃基板上形成非晶硅或多晶硅的薄膜晶体管(ThinFilm Transistor)并进行液晶显示面板等的驱动的所谓的有源矩阵驱动的液晶显示装置。特别地，使用通过使用移动度高且高速动作的多晶硅来将周边驱动器集成化的硅 设备(半导体装置)。但是，在多晶硅中，由于结晶性的不完整性引起的间隙内的定域能级 (localized level)、晶界附近的缺陷、间隙内定域能级，产生移动度下降、S系数(亚阙值 系数)增大，因此未必能说使用多晶硅的薄膜晶体管在其性能方面充分。特别地，为了将要 求更高性能的图像处理器和定时控制器、CPU、存储器、电源电路等系统集成化，更高性能的 半导体装置是不可缺少的，但以上述多结晶硅的薄膜晶体管不能满足该要求。于是，作为形成更加高性能的半导体装置的技术，提案有如下技术将由单晶硅薄 膜构成的薄膜晶体管等设备预先形成在半导体基板上，再将其贴附在玻璃基板等绝缘基板 上。作为上述技术的一个例子，例如在专利文献1中，公开有如下技术将预先形成的 单晶硅薄膜晶体管使用粘接剂转印在玻璃基板上。但是，在上述专利文献1的半导体装置及其制造方法中，使用粘接剂，因此产生在 贴附操作中耗费工时、生产性差等问题。此外，接合部分为粘接剂，因此对于完成后的半导 体装置，也具有耐热性差、对动作性能赋予不好影响的问题。于是，作为能够解决这些问题的方法，例如存在专利文献2中公开的技术。在专利 文献2的半导体装置中，在接合于玻璃基板等绝缘基板的单晶硅基板的表面，形成有形成 M0S型的单晶硅薄膜晶体管的一部分的氧化膜、栅极图案、杂质离子注入部，并且，在该单晶 硅基板的规定的深度设置有规定浓度的氢离子注入部(剥离层)。根据该结构，对于绝缘基板，在形成有氧化膜的一侧接合单晶硅基板后，通过施加 热处理，基板间的接合通过原子彼此的结合强固，并且在剥离层中通过热处理能够剥离。由 此，能够容易地得到M0S型单晶硅薄膜晶体管。专利文献1 日本国公报专利公报“特表平7-503557号公报(公表日1995年4 月13日)”专利文献2 日本国公开专利公报“特开2004-165600号公报(公开日2004年6 月10日)”
技术实现思路
但是，在上述现有技术中，存在晶体管的特性变差这样的问题。具体而言，上述薄 膜晶体管为向栅极、源极、漏极3个端子施加电压从而动作的结构，因此沟道区域的电位为浮游状态(浮动状态)。因此，在容易受到周围的电场的影响，特别是在栅极长度短的晶体 管中，当漏极电压变大时，产生栅极附近的电位由于源极电场而下降的现象(DIBL:Drain Induced Barrier Lowering(漏致势垒降低效应))。由此，晶体管的阙值变化的短沟道现 象变得显著。像这样，产生如下问题在上述薄膜晶体管中，没有固定沟道区域的电位，因此 由于漏极电压的变化，沟道区域的电位变动，与此相伴，晶体管的阙值也变动。此外，在上述现有的技术中，在氢离子注入部(剥离层)中被剥离由此形成的剥离 面(界面)，成为凹凸状而平坦性差。也会因此产生晶体管特性变动的问题。可知成为晶 体管特性的指标的阙值电压，并不限定于上述的基板电位的变动所引起的影响，也会因薄 膜硅层的厚度而变化。因此，在如现有技术那样将单晶硅基板的一部分分离从而形成薄膜 晶体管时，界面变为凹凸状时，硅薄膜的膜厚不均勻，导致晶体管的阙值电压变动。为了抑 制这样的硅薄膜晶体管的膜厚的偏差，例如考虑通过研磨等将上述界面平坦化，但存在难 以对应大型基板等的技术上的问题，高精度地抑制上述界面的平坦度是非常困难的。如上所述，在上述现有的技术中，存在晶体管的阙值电压变动等晶体管的特性变 差这样的问题。本专利技术是鉴于上述问题而完成的，其目的在于，提供一种通过抑制薄膜晶体管的 特性变动能够实现高性能化的半导体装置和包括该半导体装置的显示装置。为了解决上述问题，本专利技术的半导体装置是通过在剥离层剥离一部分而形成的包 含场效应型晶体管的第一基板与第二基板相互贴合而构成的半导体装置，该半导体装置的 特征在于，与上述第一基板的上述场效应型晶体管的沟道区域为同一导电型、并且比该沟 道区域高浓度的高浓度杂质区域，与该沟道区域电连接而形成，以使得该沟道区域的电位 被固定。本专利技术的半导体装置，如上所述，由剥离层剥离一部分而形成的包含场效应型晶 体管(例如，CMOS晶体管)的第一基板、与例如玻璃基板等第二基板相互贴合而构成。在这样的半导体装置中，根据上述结构，例如与构成CMOS晶体管的NM0S晶体管的 沟道区域为同一导电型(P型)、并且比该沟道区域高浓度的P型高浓度杂质区域，与该沟道 区域电连接而形成，以使得该沟道区域的电位被固定。此外，在PM0S晶体管中，与其沟道区 域为同一导电型(N型)，并且比该沟道区域高浓度的N型高浓度杂质区域，与该沟道区域电 连接而形成，以使得该沟道区域的电位被固定。另外，沟道区域是指，包含形成于栅极下的 沟道的半导体区域。由此，在现有技术中，能够将变为浮游状态的沟道区域的电位固定，因此能够抑制 晶体管的阙值的变动。具体而言，例如在NM0S晶体管中，与沟道区域为同一导电型的N型 高浓度杂质区域与源极电极电连接，由此沟道区域和源极区域通过N型高浓度杂质区域电 连接。由此，沟道区域的电位与源极区域的电位相同，因此沟道区域的电位不会因漏极电压 的变化等而变动从而被固定。因此，能够抑制晶体管的阙值的变动。像这样，能够抑制晶体管的阙值的变动，因此能够抑制晶体管的特性变动，能够实 现半导体装置的高性能化。本专利技术的半导体装置，优选在上述半导体装置中，上述高浓度杂质区域在上述场 效应型晶体管的源极区域内形成。根据上述的结构，高浓度杂质区域在源极区域内形成，因此通过高浓度杂质区域，能够将沟道区域和源极区域容易地电连接。由此，能够将沟道区域的电位固定在与源极区 域的电位相同的电位。本专利技术的半导体装置优选在上述半导体装置中，上述高浓度杂质区域，在上述源 极区域内与上述沟道区域邻接形成。由此，能够进一步容易地将沟道区域和源极区域电连接。本专利技术的半导体装置优选在上述半导体装置中，上述高浓度杂质区域，在上述源 极区域内，以不与上述沟道区域邻接的方式形成。高浓度杂质区域，在源极区域内，即使与沟道区域不邻接地形成，也能够将沟道区 域与源极区域电连接，因此能够提高设计的自由度。本专利技术的半导体装置优选在上述半导体装置中，在上述场效应型晶体管的上述 沟道区域形成的硅层的膜厚比上述沟道区域的最大耗尽层宽度厚。由此，在施加栅极电压从而形成沟道时，在沟道正下方残留有与高浓度杂质区域 相同导电型的层，因此遍及沟道区域整体，能够更加可靠地固定沟道电位。本专利技术的半导体装置优选在上述半导体装置中，上述场效应型晶体管包括NM0S 晶体管和PM0S晶体管中的至少任意一方。本专利技术的半导体装置优选在上述半导体装置中，上述第一基板包含单晶硅半 导体、或者选自IV族半导体、II-VI族化合物半导体、III-V族化合物半导体、IV-IV族化合 物半导体、含有它们的同族元素的混晶和氧化物半导体中的至少一个。本文档来自技高网...

【技术保护点】
一种半导体装置，其由第一基板与第二基板相互贴合而构成，所述第一基板通过在剥离层剥离一部分而形成，且包含场效应型晶体管，所述半导体装置的特征在于：与所述第一基板的所述场效应型晶体管的沟道区域为同一导电型、并且比该沟道区域高浓度的高浓度杂质区域，与该沟道区域电连接而形成，以使得该沟道区域的电位被固定。

【技术特征摘要】
【国外来华专利技术】JP 2008-1-21 2008-010942一种半导体装置，其由第一基板与第二基板相互贴合而构成，所述第一基板通过在剥离层剥离一部分而形成，且包含场效应型晶体管，所述半导体装置的特征在于与所述第一基板的所述场效应型晶体管的沟道区域为同一导电型、并且比该沟道区域高浓度的高浓度杂质区域，与该沟道区域电连接而形成，以使得该沟道区域的电位被固定。2.如权利要求1所述的半导体装置，其特征在于所述高浓度杂质区域，在所述场效应型晶体管的源极区域内形成。3.如权利要求2所述的半导体装置，其特征在于所述高浓度杂质区域，在所述源极区域内，与所述沟道区域邻接形成。4.如权利要求2所述的半导体装置，其特征在于所述高浓度杂质区域，在所述源极区域内，以不与所述沟道区域邻接的方式形成。5.如权利要求1至4中任一项所述的半导体装置，其特征在于在所述场效应型晶体管的所...

【专利技术属性】
技术研发人员：福岛康守，高藤裕，多田宪史，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]