一种高压LDMOS器件制造技术

本发明专利技术涉及一种高压LDMOS器件，包括衬底、位于衬底之上的外延层，位于外延层之上靠漏区一侧且下表面与外延层的下表面重合的漂移区，位于LDMOS器件两端的漏区和源区，在衬底和外延层的交界面上跨过外延层的下表面具有交替排列的至少一对n型半导体区和p型半导体区，n型半导体区和p型半导体区的交接面与所述功率器件工作时的表面电压降方向平行，所述n型半导体区和p型半导体区紧贴排列相互形成PN结。本发明专利技术的有益效果是：本发明专利技术中的n型半导体区和p型半导体区也被合称为体内降低表面电场层，这种具有体内降低表面电场层的LDMOS器件有效的解决了现有的LDMOS器件提高反向耐压和降低正向导通电阻的矛盾。

A high voltage LDMOS device

The invention relates to a high-voltage LDMOS device, including a substrate, an epitaxial layer is positioned over the substrate, is located in the epitaxial layer on the drain side and on the lower surface and the lower surface of the epitaxial layer overlap of the drift region, a drain region and a source region located in LDMOS devices at both ends of the cross under the surface of the epitaxial layer on the substrate and epitaxial layer the interface is arranged alternately at least one pair of N type semiconductor and P type semiconductor region, surface voltage interface of N type semiconductor and P type semiconductor region and the power device is down parallel to the direction of, the N type semiconductor region and a p type semiconductor region close to the formation of PN junction with each other. The invention has the advantages that the N type semiconductor region in the invention and the P type semiconductor region also known RESURF layer for the body, the body has a lower surface of the LDMOS device layer electric field can effectively solve the existing LDMOS devices to improve the reverse voltage and reduce the turn-on resistance of contradiction.

【技术实现步骤摘要】

本专利技术涉 及电子
内的半导体高压低阻器件，尤其涉及在体硅上制造的高压功率器件。
技术介绍
随着半导体行业的迅猛发展，PIC(Power Integrated Circuit，功率集成电路)不断在多个领域中使用，如电机控制、平板显示驱动控制、电脑外设的驱动控制等等，PIC电路中所使用的功率器件中，LDMOS (Lateral Double Diffused M0SFET，横向双扩散金属氧化物半导体场效应管)高压器件具有工作电压高、工艺简单、易于同低压CMOS (Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路在工艺上兼容等特点而受到广泛关注。但是对于用Si (硅)材料制成的半导体高压功率器件，LDMOS器件的正向导通电阻相比于VDMOS (Vertical Double Diffused M0SFET，垂直双扩散金属氧化物半导体场效应晶体管)的大，而较大的正向导通电阻导致了器件尺寸的增大，从而增加了制造成本。图 1是N外延的常规LDMOS器件结构示意图，图中，LDMOS器件包括衬底1、外延层2、漂移区 3、漏区4、阱区5、源区6、漏极7、源极8、栅极9，衬底1为ρ型，外延层2为η型。当LDMOS 器件为η型时，阱区5为ρ型，漂移区3为η—型，漏区4、源区6为η+型，反之；当LDMOS器件为P型时，阱区5为η型，漂移区3为ρ—型，漏区4、源区6为ρ+型。图2是P外延的常规N沟道LDMOS器件结构示意图，图中，LDMOS器件包括衬底1、外延层2、漂移区3、漏区4、 源区6、漏极7、源极8、栅极9，衬底1、外延层2为ρ型，漂移区3为η—型，漏区4、源区6为 η+型，漏极7、源极8、栅极9为金属电极。图3是P外延的常规P沟道LDMOS器件结构示意图，图中，LDMOS器件包括衬底1、外延层2、漂移区3、漏区4、阱区5、源区6、漏极7、源极8、 栅极9，衬底1、外延层2为ρ型，阱区5为η型，漂移区3为ρ—型，漏区4、源区6为ρ+型。 LDMOS器件中用于承担耐压的漂移区3需要用低浓度掺杂，但另一方面，要降低LDMOS器件正向导通时的导通电阻，又要求作为电流通道的漂移区3具有高掺杂浓度，这就形成了击穿电压BV与导通电阻R。n之间的矛盾。以常见MOS (Metal-Oxide-Semiconductor,金属-氧化物_半导体)器件为例，其具体关系式如下凡 =~^= 5.39X10—9(万厂)25(对于N型M0S)凡 ="^= 1.63x10—80δΓ)25 (对于 PSM0S)其中，Ld是漂移区长度，Nd为漂移区浓度，μ 5分别为电子和空穴的迁移率， q为电子电量。由此可见，MOS器件的导通电阻与漂移区长度成正比，与其浓度成反比。长度越短，浓度越高，则导通电阻越小，由于LDMOS器件是MOS器件中的一种，因此LDMOS器件具有MOS器件的通用特性。因此为了保证一定的耐压，LDMOS器件的漂移区3的长度不能做得太短；其浓度也不能做得太高，否则会在栅极9下阱区5的PN结附近发生击穿，使LDMOS 器件的反向耐压降低。
技术实现思路
本专利技术的目的是为了解决现有的LDMOS器件提高反向耐压和降低正向导通电阻的矛盾，提供了一种高压LDMOS器件。为了实现上述目的，本专利技术的技术方案是一种高压LDMOS器件，包括衬底、位于衬底之上的外延层，位于外延层之上靠漏区一侧且下表面与外延层的下表面重合的漂移区， 位于LDMOS器件两端的漏区和源区，在衬底和外延层的交界面上跨过外延层的下表面具有交替排列的至少一对η型半导体区和P型半导体区，η型半导体区和ρ型半导体区的交接面与所述功率器件工作时的表面电压降方向平行，所述η型半导体区和ρ型半导体区紧贴排列相互形成PN结。本专利技术的有益效果是本专利技术中的η型半导体区和P型半导体区也被合称为体内降低表面电场(RESURF)层，这种具有体内降低表面电场层的LDMOS器件有效的解决了现有的LDMOS器件提高反向耐压和降低正向导通电阻的矛盾，从而在相同反向耐压的情况下可以有效降低正向导通电阻，或者在相同正向导通电阻的情况下可以有效提高反向耐压。附图说明图1是N外延的常规的LDMOS器件结构示意图。图2是P外延的常规的N沟道LDMOS器件结构示意图。图3是P外延的常规的P沟道LDMOS器件结构示意图。图4是本专利技术实施例一的LDMOS器件结构示意图。图5是本专利技术实施例二的LDMOS器件结构示意图。图6是本专利技术实施例三的LDMOS器件结构示意图。图7是本专利技术实施例四的LDMOS器件结构示意图。图8是本专利技术实施例五的LDMOS器件结构示意图。图9是本专利技术实施例六的LDMOS器件结构示意图。图10是本专利技术实施例七的LDMOS器件结构示意图。图11是本专利技术实施例八的LDMOS器件结构示意图。附图标记说明衬底1、外延层2、漂移区3、漏区4、阱区5、源区6、漏极7、源极8、栅极9、η型半导体区10、ρ型半导体区11、顶埋层12。具体实施例方式下面结合附图和具体实施例对本专利技术做进一步的说明。实施例一如图4所示，LDMOS器件包括衬底1、外延层2、漂移区3、漏区4、源区6、 漏极7、源极8、栅极9，本实施例中LDMOS器件为P外延的N沟道LDMOS器件，所以衬底1、外延层2为ρ型，漂移区3为η—型，漏区4、源区6为η.型，外延层2位于衬底1之上，漂移区 3位于外延层2靠漏区4 一侧且下表面跨过外延层2的下表面，漏区4和源区6位于LDMOS 器件两端，在衬底1和外延层2的交界面上跨过外延层2的下表面具有交替排列的两对η 型半导体区10和P型半导体区11，η型半导体区10和ρ型半导体区11的交界面与所述功率器件工作时的表面电压降方向平行，长度与漂移区3长度一致，η型半导体区10和ρ型半导体区11紧贴排列相互形成PN结。本实施 例中η型半导体区11和ρ型半导体区12可以根据需要任意设定对数、形状、宽度、长度和掺杂浓度，实施例中的对数、形状、宽度、长度不能被理解为对本专利技术的限定。以本实施例为例说明本专利技术的工作原理首先，本实施例中的η型半导体区10和ρ型半导体区11也被合称为体内降低表面电场(RESURF)层。LDMOS器件正向导通时，与漂移区3掺杂特性相同的降低表面电场层的半导体区构成一个与漂移区3并联的等效电阻，因此可以有效降低LDMOS器件整体的导通电阻，从而达到降低导通损耗的目的。如公式R。n = Reontact+Rsource+Rchannel+R drain+Rdrift ^resurf/ (Rdrift+Rresurf )所示，式中，R。n为导通电阻，Rcontact是接触电阻，Rs。_是源电阻，1^_61是沟道电阻，Rdrift =Pd-Ldrift是漂移区电阻，Rdrain是漏区电阻，Rresurf是降低表面电场层的电阻，Pd是外延层电阻率，Ltoift是漂移区长度。LDMOS器件反向耐压时，降低表面电场层中掺杂特性相反的η型半导体区10和ρ 型半导体区11形成的横向PN结在横向上相互耗尽，与漂移区3掺杂特性相反的半导体区与漂移区3形成的纵向PN结在纵向上与漂移区3相互耗尽。横向上，体内降低表面电场层平坦的电场会影响表面电场使之变得较为平坦，提高本文档来自技高网...

【技术保护点】
１．一种高压ＬＤＭＯＳ器件，包括衬底（１）、位于衬底（１）之上的外延层（２），位于外延层（２）之上靠漏区（４）一侧且下表面与外延层（２）的下表面重合的漂移区（３），位于ＬＤＭＯＳ器件两端的漏区（４）和源区（６），其特征在于，在衬底（１）和外延层（２）的交界面上跨过外延层（２）的下表面具有交替排列的至少一对ｎ型半导体区（１０）和ｐ型半导体区（１１），ｎ型半导体区（１０）和ｐ型半导体区（１１）的交接面与所述功率器件工作时的表面电压降方向平行，所述ｎ型半导体区（１０）和ｐ型半导体区（１１）紧贴排列相互形成ＰＮ结。

【技术特征摘要】

【专利技术属性】
技术研发人员：方健，陈吕赟，管超，王泽华，吴琼乐，柏文斌，杨毓俊，黎俐，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：90